【正文】 etween employers and employees. You may need to make a claim to an employment tribunal if: ? you don39。 : [1] 夏宇聞 ， VerlogHDL 數字系統設計教程 ,北京航空航天大學出版社。如果將該設計再結合到實際應用中，那么，只需改變設計中計費要求，就可以應用到出租車上。不僅 增強了 個人的 實踐能力，也 增強了 個人與團體的凝聚力， 以及 學會了在問題中不斷探索 ， 不斷學習，不斷創(chuàng)新的毅力。 （ 3） 再按 WR，計費、記程數碼管再次發(fā)生變化。隨著記程數碼管顯示的數值超過 3 公里后，計費數碼管按超出每公里 4 元計算。 （ 4） 再按下 SS清零。 （ 2） 再按下 WR，等待時間數碼管開始計數，記程、計費數碼管均保持不變，當等待時間超過 3分鐘后，計費數碼管按超出每分鐘 2元計算，記程數碼管仍保持不變。 8． 調試結果說明及分析 DN不按下（即發(fā)光二極管不亮），說明是白天狀態(tài)： （ 1） 按下 SS，計費數碼管顯示 09，記程數碼管開始變化。我們反復檢查程序后發(fā)現數碼管 a~g 的硬件引腳與軟件引腳接反了。 FY1:費用的十位 FY0:費用的個位 DDSJ1:等待時間的十位 DDSJ0:等待時間的個位 LC1:路程的十位 LC0:路程的個位 各個模塊的 軟件 連線圖 （見附錄 二 ） 6．硬件電路設計與安裝圖 硬件 電路設計圖 （見附錄 三 ） 硬件電路的元器件清單： 器件名稱及個數 杜邦線 若干根 電阻 200 歐姆 21個 1K 3個 20 腳底座 3個 插針 若干個 9012 3個 發(fā)光二極管 1個 數碼管 6個 按鈕開關 3個 芯片 FPGA 導線 若干根 7． 硬件電路安裝與調試 硬件電路安裝與調試的步驟 （ 1）根據 硬件電路 圖在通用板上布線 （ 2）檢查元器件的好壞，確保每一個元器件是好的才能進行焊接 (焊接時要注意虛焊，短路等等 ) （ 3）焊好之后要根據安裝圖用萬用表進行測量，防止電路存 在錯誤 (注意焊接要仔細 ) 調試過程中的困難 （ 1）接入 5伏電壓之后，開關模塊中有一個按鈕不能起作用，通過萬用表檢測，發(fā)現有一個點沒有連接上。 輸入、輸出信號說明 輸入： DN:day OR night 控制； SS:Start OR stop 控制； WR:wait OR run 控制； CLK:輸入時鐘信號，模擬時間和路程。 u16:ymq port map(din=W,dout1=shuc1,dout0=shuc0)。 u14:sel1 port map(clk1=j,s1=K)。 u12:jf port map(ss=b,dn=a,lc=z,ddsj=y,lcjfbz=e,ddjfbz=f,fy=x)。 u10:ddzt port map(clk=n,ss=b,ddbz=c,ddjfbz=f,ddsj=y)。 u8:pulse port map(clk0=m,fout=n)。 u6:pulse port map(clk0=i,fout=j)。 u4:pulse port map(clk0=clk,fout=d)。 u2:bz port map(aj=ss,bz=b)。 begin dnpd=a。 signal x,y,z,W:std_logic_vector(7 downto 0)。 end ponent。 ponent sel2 port(sel2:in std_logic_vector(1 downto 0)。 s1:out std_logic_vector(1 downto 0))。 end ponent。 sel:in std_logic_vector(1 downto 0)。 end ponent。 dout1:out std_logic_vector(6 downto 0)。 end ponent。 DDJFBZ:IN STD_LOGIC。 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DN:IN STD_LOGIC。 end ponent。 LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 end ponent。 ponent jc port(clks,SS,WR:in std_logic。 DDSJ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 DDBZ:IN STD_LOGIC。 end ponent。 ponent pulse PORT(CLK0:IN STD_LOGIC。 BZ:OUT STD_LOGIC)。 end entity czc。 shuc1,shuc0:out std_logic_vector(6 downto 0)。 entity czc is port(clk,wr,ss,dn:in std_logic。 use 。 VHDL程序 ： library ieee。 ，仿真結果及分析 各模塊設計仿真實現后，可分別創(chuàng) 建成元件符號。 當片選信號是 01時，輸出選擇記費輸出。 end bbb_arc。 end case。 when 10=s2=011。 architecture bbb_arc of sel2 is begin process(sel2) begin case sel2 is when 00=s2=110。 s2:out std_logic_vector(2 downto 0))。 use 。 end sel_arc。 s1=t。 end if。 then IF t=10 then t:=00。event and clk1=39。 architecture sel_arc of sel1 is begin process(clk1) variable t:std_logic_vector(1 downto 0)。 s1:out std_logic_vector(1 downto 0))。 use 。 VHDL程序： (1)sel1模塊 library ieee。 end one。 end case。 when 1001 =dout0=1111011。 when 0111 =dout0=1110000。 when 0101 =dout0=1011011。 when 0011 =dout0=1111001。 when 0001 =dout0=0110000。 end case。 when 1001 =dout1=1111011。 when 0111 =dout1=1110000。 when 0101 =dout1=1011011。 when 0011 =dout1=1111001。 when 0001 =dout1=0110000。 end entity YMQ。 dout1:out std_logic_vector(6 downto 0)。 use 。 use 。 ： 白天模式 黑夜模式 從波形圖可以看出 DN為高電平選擇白天模式進行計費， DN為低電平選擇黑夜模式進行計費。 END PROCESS。 一超過等待收費時間，就立即加收等待時的每個脈沖加 1 END IF。 THEN 未到等待收費時間 FY1:=FY1。 ELSIF DDJFBZ=39。 FY1:=bcd_add8(FY1,DDSJ)。 THEN 未到等待收費時間 FY1:=FY1。 THEN 白天時 IF DDJFBZ=39。 IF DN=39。 FY1:=bcd_add8(FY1,LC)。 12 ELSE FY1:=bcd_add8(LC,LC)。)。 THEN 起始價 FY1(11 DOWNTO 5):=(OTHERS=39。 ELSIF LCJFBZ=39。 FY1:=bcd_add8(FY1,LC)。 9 FY1(3 DOWNTO 0):=1001。039。039。039。 THEN FY1:=000000000000。 BEGIN IF SS=39。 總費用 END ENTITY JF。 路程計費標志 DDJFBZ:IN STD_LOGIC。 路程 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 開始 /停止信號 ,低電平停止，高電平開始 DN:IN STD_LOGIC。 USE 。 use 。 END。 RETURN SOUT。 SOUT(i*4+4 downto i*4):=SB(i)。 end if。) or (SA(i)(3 downto 0)9)) then SB(i) := SA(i) + 00110。 if ((SA(i)(4)=39。 BIN(i*4+3 downto i*4))+(0000 amp。039。 amp。 for i in 0 to 1 loop 01的循環(huán) SA(i) := (39。039。)。 BEGIN CI:=(others=39。 VARIABLE CI : std_logic_vector(4 downto 0)。 描述函數體 PACKAGE BODY PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : std_logic_vector) RETURN std_logic_v