【正文】 ion 模塊 的代碼覆蓋率仿 真結果如下 17所示： 圖 17 iteration 模塊 仿真 的代碼覆蓋率結果 18 從上圖 17 可知， iteration 模塊仿真的代碼覆蓋率達到 100%，說明該模塊的設計代碼和測試代碼都已經(jīng)被仿真到。 在時鐘信號“ clk”的作用下， 每 檢測到 一次 迭代使能信號 17 “ en”的有效 電平 ，迭代次數(shù)計數(shù)器就加 1，并且將迭代狀態(tài)寄存器 的 輸出置“ 1” 。從分析可知，該模塊的功能仿真結果正確，該模塊的代碼覆蓋率仿真結果如下圖 14所示： 圖 14 mux2_1 模塊 仿真的代碼覆蓋率結果 從圖 14的覆蓋率仿真結果可知，該 模塊的分支覆蓋率并沒有達到 100%，原因是，在 mux2_1 模塊的功能仿真中，輸入信號迭代使能信號“ en”和迭代狀 態(tài)信號“ state”的組合只有兩種，即 en=“ 1”， state=“ 0”和 en=“ 1”，state= “ 1”，而仿真器認為輸入信號迭代使能信號“ en”和迭代狀態(tài)信號“ state”的組合有四種，在 mux2_1 模塊的設計模塊和測試模塊的代碼中輸入信號迭代使能信號“ en”和迭代狀態(tài)信號“ state”的組合只出現(xiàn)了符合該模塊功能的 兩種組合，所以該模塊分支覆蓋率的仿真不可能達到 100%。該模塊的代碼覆蓋率仿真結果如下圖 11 所示： 圖 11 minus 模塊 仿真的代碼覆蓋率結果 mux2_1 模塊 mux2_1 模塊用于對隨機種子和迭代混沌序列進行選擇，該模塊的 輸出信號主要由 輸入信號為迭代使能信號“ en”和迭代狀態(tài)信號“ state”， 進行 控制， 當動態(tài)口令芯片復位或是剛上電后，迭代使能信號“ en”為“ 1”和迭代狀態(tài)信號“ state”為“ 0”，此時 mux2_1 選擇隨機種子作為其輸出，在以后的工作過程中，迭代使能信號“ en”為“ 1”和迭代狀態(tài)信號“ state”為“ 1”， “ mux2_1” 模塊選擇來自 count 模塊的迭代混沌序列作為其輸出。 minus 模塊 minus 模塊主要用于對隨機種子（迭代混沌序列）進行求補碼運算，也就是實現(xiàn)式子 216Sk1的功能。 “ count”模塊的功能仿真結果如下圖 7所示： 圖 7 count 模塊功能仿真結果 在仿真過程中，通過給不同的初始密碼和隨機種子（迭代混沌序列），觀察該模塊的輸出結果與預期的是否一致，從 Modelsim 仿真結果可知，當給定不同的初始密碼和隨機種子（迭代混沌序列）時， count 模塊的輸出結果與預期的是完全一致的。 基于 FPGA的“ count”模塊的電路模塊如下圖 6所示： 圖 6 基于 FPGA 設計的“ count”模塊 從圖 6可知，“ count”模塊的輸入信號為時鐘信號“ clk”，復位信號“ clr”，初始密碼信號“ a0”，隨機種子（迭代混沌序列）“ x0”，隨機種子（迭代混沌序列）“ x0”的補碼“ x1”。 count 模塊 本文所述 count 模塊是 本設計的核心模塊，該模塊在 一定程度上決定了本動態(tài)口令牌芯片的功能。 “ display”模塊 “ display”模塊用于顯示數(shù)據(jù)，“ fenpin”模塊產(chǎn)生“ display”模塊掃描的時鐘。 “ deal”模塊 “ deal”模塊用于將“ count”模塊產(chǎn)生的混沌隨機序列進行處理，該模塊的輸出為 “ count”模塊產(chǎn)生的混沌隨機序列的低 32 位。 “ mapping”模塊 如上文所述， Logistic 混沌模型本身的數(shù)學關系的定義域，但是由于硬件計算需要使用離散化的方式， 需要對 Logistic 函數(shù)的運算離散化，為此本設計中采用了“ mapping”模塊用來將 “ key”模塊產(chǎn)生的初始密碼 從實數(shù)域映射到整數(shù)域，其功能完成上文（ 10）式的運算過程。 “ key” 模塊 “ key” 模塊 用于產(chǎn)生動態(tài)口令芯片所需的隨機種子和初始密碼，以及顯示模式切換所需的控制信號。 當“ en”為“ 1”，“ state”為“ 0”，“ mux2_1”模塊選擇隨機種子“ random”，當“ en”為“ 1”，“ state”為“ 1”，“ mux2_1”模 塊選擇混沌序列“ out2” 。 12 “ iteration”模塊 “ iteration”模塊 的輸入信號為時鐘信號“ clk”，復位信號“ clr”以及來自“ enable”模塊的迭代使能信號“ en”，其輸出信號為 迭代狀態(tài)信號“ state”和迭代次數(shù)信號“ times”。 其主要特點是支持 RTL 和門級優(yōu)化，本地編譯結構，編譯仿真速度快，跨平臺跨版本仿真 ， 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、Signal Spy、虛擬對象 Virtual Object、 Memory 窗口、 Assertion 窗口、源碼窗口顯示信號值、信號條件 斷點 等眾多調試功能 3. 基于 FPGA 的 硬件電路 模塊設計 頂層模塊設計 基于 FPGA 平臺設計的動態(tài)口令芯片的頂層電路模塊如下圖 5 所示 ： 圖 5 基于 FPGA 設計 的頂層模塊 如上圖所 示 ，本文所述的基于 Logistic 混沌算法的動態(tài)口令芯片的頂層電路 由 12個子模塊組成。 設計過程中所需的仿真平臺是 Mentor 公司的 Modelsim， Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言 仿真軟件 ，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持 VHDL 和 Verilog 混合仿真的仿真器。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。因此， FPGA 的使用非常靈活 2. 軟件設計和仿真平臺 本動態(tài)口令芯片在設計過程中所用到的軟件設計平臺是 Altera 公司 的Quartus ， Quartus II 是 Altera 公司 的綜合性 PLD開發(fā) 軟件 ，支 11 持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程 。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。掉電后， FPGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風 險最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。 FPGA 是英文 Field－ Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。 LED 顯示模塊負責把最終的動態(tài)口令數(shù)據(jù)變換為七段數(shù)碼管顯示出來，同時，在外部接口的控制下，可以選擇輸出內部的一些狀態(tài)，包括：“迭代次數(shù)”，“隨機種子”，“隨機序列選擇因子（密碼）”。 圖 4 中的“迭代使能計算”模塊負責 每隔 10秒發(fā)送一個迭代 使能信號，并且負責記錄迭代的次數(shù)，迭代次數(shù)是動態(tài)口令芯片的內部狀態(tài)數(shù)據(jù) ，可以用于動態(tài)口令芯片的校準驗證等工作。 圖 4 動態(tài)口令芯片結構 圖 4 給出了動態(tài)口令芯片的結構，其中核心計算模塊使用了前文所述的Logistic 混沌算法，每當核心計算模塊收到迭代使能信號以后，可以進行 10 一次迭代計算。 本文所述的動態(tài)口令芯片是一個 8 位十進制數(shù)據(jù)的動態(tài)口令，而動態(tài)口令 的變化時間為 10 秒。首先計算 Sk’ 和 Sk 的乘積，然后再計算這個乘積和 Y的乘積。 Logistic 迭代計算模塊完成三個數(shù)據(jù) Sk’ , Sk 和 Y 的乘法。由于 7046 9 等于 13 位二進制數(shù)“ 1101110000110”，則可以利用標準的二進制乘法計算方法，對 X 分別乘以二進制數(shù)“ 1101110000110”的每一位數(shù)字移位后進行累加，最終得到 X*7046 的結果。而迭代次數(shù)寄存器的電路滿足如下邏輯：當“上電 /復位”信號 有效時，對該寄存器清零，如果有“迭代操作信號”時，判斷是否出現(xiàn)寄存器溢出，如果沒有溢出，則對寄存器進行加“ 1”運算，否則就對進村器賦值“ 1”。由于迭代狀態(tài)只有兩大類：“迭代次數(shù)為 0”，“迭代次數(shù)大于 0”。輸出信號為“迭代次數(shù)”信號和“迭代狀態(tài)信號”。 (四 )Logistic 混沌算法模塊設計 如圖 1所述的系統(tǒng)，其核心的處理部件包括“ Logistic 迭代 計算模塊”，“迭代狀態(tài)”模塊和“密碼數(shù)值映射”模塊。 圖 1 中的定義在整數(shù)域的密碼就是前文所訴的序列因子 （密碼），由于序列選擇因子的定義域是 [0,N]，因此需要“密碼取值映射”模塊完成（ 10）式的計算， )/7046*i nt (015332603 75 2 14XY ?? (10)。 在 Logistic 混沌算法系統(tǒng)中，使用一組寄存器存儲隨機種子，當進行第一次迭代計算時，需要把隨機種子輸入給 Logistic 迭代 計算模塊，當進行后面的 Logistic 迭代計算時，需要把前一次的迭代計算結果代入。輸入 Sk 的值，經(jīng)過若 8 干個時鐘周期后計算出 Sk+1 的值。因此稱這個運算為“ Logistic 迭代運算”。 1/248為將產(chǎn)生的混沌隨機序列向右移 48位，得到新的混沌隨機序列。 其中 X 為 上文所述的序列選擇因子，式子)/7 0 4 6i n t (01 5 3 3 2 6 0 3 7 5 2 14?? X將 定義在實數(shù)域中的序列選擇因子 X 映射到整數(shù)域中。010)1(1)(xxxx ?? 7 達式（ 5）和 N=2321， b=1 代入（ 4） ，經(jīng)過一系列數(shù)學推導 得到如下式子（ 6） ： )]/7046*i nt (01533 260375[1 2 14XNx ?? （ 6） 設最后產(chǎn)生的隨機序列為 SK，并且假設 SK 的取值范圍為 [0,M]。另外，可以較容易證明表達式（ 5）成立。為了保證四位有效數(shù)字的計算精度， N 應該不小于自然 104， b 至少取值為 1。設離散化 Logistic 混沌算法中的序列選擇因子為 X。 而 Logistic 混沌模型本身的數(shù)學關系的定義域，但是由于硬件計算需要使用離散化的方式，因此，需要把 Logistic 混沌模型中的映射關系的定義域從實數(shù) 域 映射到整數(shù)域。 Schuster [14]證明了 Logistic 函數(shù)的概率分布度函數(shù)為： （ 3） 可見 )(x? 不依賴于其初始值的不同而不同，所以其遍歷性等同于零均值白噪聲 [14]，所以在保證初始值未知的情況下，這樣的隨機序列與利用的物理效應得到的隨機序列在統(tǒng)計意義上是一致的。所以這樣的一種過程，只要其初始值有微小的變化，就會形成完全不同的兩組序列，所以利用混沌現(xiàn)象的天然隨機過程，可 6 以得到很好的隨機序列，從而應用到加密領域 ，達到 很好的加密效果。 三、 Logistic 混沌算法設計 (一 )Logistic 混沌模型分析 現(xiàn)代混沌學研究起源于 20世紀 60年代，混沌是一種特殊的動力學行為，其會在該動力學系統(tǒng)中表現(xiàn)出一種確定性的，類隨機的過程。使 FPGA 器件不僅僅是現(xiàn)場可編程，而且可用戶在線可編程，動態(tài)容量可擴展，從而進一步提高了 FPGA 技術的應用靈活性，降低了應用系統(tǒng)的實現(xiàn)成本 [10]。 本設計的實現(xiàn)平臺采用 FPGA， FPGA 技術應用逐漸在中國得以推廣，其廣泛于數(shù)字通 信技術，計算機應用技術，自動化控制等領域。該算法具有計算代價大，芯片成本高，專利授權費貴等缺陷。加密技術 [67]。 Logistic映射是一種非常簡單卻被廣泛應用的經(jīng)典混沌映射 [45]?；煦绗F(xiàn)象是一種確定性的，類似隨機的過程，這種過程既非周期又不收斂，并且對初始值有及其敏感的依賴性。為了使信息在 的過程中不被竊取，通常要采用加密技術 [1]。dynamic password。 關鍵字： Logistic FPGA 動態(tài)口令 混沌