【正文】 else times_r=times_r+139。//迭代使能模塊的輸出迭代使能信號 reg[15:0] times_r。b1) x0_r=out2。b1 amp。//給定的隨機(jī)種子 input[15:0] out2。 //assign x1=(1639。 end default:state1=s0。d34) state1=s5。b1。 temp=0。 t=0。//輸出結(jié)果寄存器 parameter s0=339。//a0 為給的初始密碼 input[15:0]x0,x1。而本文實(shí)現(xiàn)的動態(tài)口令芯片具有速度快，加密算法安全性高，專利授權(quán)成本低等優(yōu)點(diǎn)，對于銀行安全認(rèn)證，游戲安全認(rèn)證，個(gè)人身份證等有非?，F(xiàn)實(shí)的應(yīng)用價(jià)值。 圖 39 T4 前 150個(gè)隨機(jī)數(shù)分布圖 為了直觀地給出隨機(jī)數(shù)的分布情況，圖 39給出了試驗(yàn)中前 150 個(gè)隨機(jī)數(shù)的分布情況。每一組的隨機(jī)種子和密碼 見下表 1所示： 表 1 4 組隨機(jī)數(shù)的初始密 碼和隨機(jī)種子 通過上述種子和密碼，試驗(yàn)中得到了 4組，每組 1498 個(gè)，共計(jì) 5992 個(gè)隨機(jī)數(shù)。通過將圖37的軟件仿真結(jié)果數(shù)據(jù)與實(shí)際計(jì)算的結(jié)果數(shù)據(jù)相比較，比較結(jié)果是 軟件仿真的結(jié)果數(shù)據(jù)和實(shí)際計(jì)算的結(jié)果完全一致，可以證明“ Top5”模塊的功能沒有問題。 Top4 模塊 “ Top4”模塊 主要由“ enable” 模塊 和 “ Top3”模塊組成，仿真“ Top4”模塊的主要作用是仿真當(dāng)“ enable”模塊和“ Top3”模塊聯(lián)合時(shí)整體功能是否有問題。 經(jīng)驗(yàn)證，仿真結(jié)果跟實(shí)際的計(jì)算時(shí)一致的，可以確定“ Top1”模塊的功能沒有問題，“ Top1”模塊仿真的代碼覆蓋率結(jié)果如下圖 26所示： 圖 26 “ Top1”模塊仿真的代碼覆蓋率結(jié)果 22 從圖 26的仿真結(jié)果可以看出，“ Top1”模塊仿真的代碼覆蓋率達(dá)到了 100%。 基于 FPGA 設(shè)計(jì) 的 “ enable”模塊 如下圖 18 所示： 圖 18 基于 FPGA 設(shè)計(jì) 的 “ enable”模塊 “ enable”模塊的功能仿真結(jié)果如下圖 19 所示： 圖 19 enable 模塊的功能仿真結(jié)果 從上圖 19 可以很明顯的看出，當(dāng)“ enable”模塊在復(fù)位完成后，迭代使能信號“ en”每隔 10s產(chǎn)生一個(gè)有效電平信號?；?FPGA 的 “ mux2_1” 模塊設(shè)計(jì)如下圖 12 所示： 圖 12 基于 FPGA 設(shè)計(jì)的“ mux2_1”模塊 “ mux2_1” 模塊的功能仿真結(jié)果取下圖 13 所示： 16 圖 13 mux2_1 模塊的功能仿真結(jié)果 分析圖 13 的仿真結(jié)果可知，當(dāng)該模塊在復(fù)位后，輸入信號迭代使能信號“ en”為“ 1”和迭代狀態(tài)信號“ state”為“ 0”，此時(shí)輸出信號 x0的值等于輸入信號 random 的值，隨后，輸入信號迭代使能信號“ en”為“ 1”和迭代狀態(tài)信號“ state”為“ 1”，輸出信號 x0 的值始終等于輸入信號 out2 的值。該模塊實(shí)現(xiàn)了上文所述（ 2）式的計(jì)算模型， 13 在 本 動 態(tài) 口 令 芯 片 設(shè) 計(jì) 中 ， 該 模 塊 用 于 計(jì) 算 式 子)1()]/7 0 4 6i nt (01 5 3 3 2 6 0 3 7 5[ 22 1614 ????? sS kkX的計(jì)算 ， 其 中)/7 0 4 6in t(01 5 3 3 2 6 0 3 7 5 2 14?? X為動態(tài)口令芯片的初始密碼 ， Sk 為隨機(jī)種子或者迭代混沌序列， 216Sk1為 Sk的補(bǔ)碼， count 模塊實(shí)現(xiàn)數(shù)據(jù)相乘的方法是將乘法轉(zhuǎn)換為加法運(yùn)算，通過 將一個(gè)乘數(shù)所對應(yīng)的二進(jìn)制數(shù)進(jìn)行 移位 ，并且與被乘數(shù)所對應(yīng)的二進(jìn)制 數(shù) 相加 ， 從而實(shí)現(xiàn) 兩個(gè)數(shù)據(jù)的相乘 。 “ xiaodou”模塊 由于按鍵在按下的過程中，存在硬件抖動問題，從而會出現(xiàn)信號的建立時(shí)間和保持時(shí)間問題，導(dǎo)致信號誤采樣 ，為此用“ xiaodou”模塊解決上述問題，保證信號的穩(wěn)定采樣。它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供 強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì) 的首選仿真軟件。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳?！皳艽a按鍵輸入”模塊是外部接口模塊，負(fù)責(zé)協(xié)調(diào)外部輸入，得到隨機(jī)種子和隨機(jī)序列選擇因子（密碼），并且協(xié)調(diào)外部控制顯示模塊的輸出。 Sk’ 和 Sk均為 16 位二進(jìn)制， Y 是 32 位二進(jìn)制數(shù)。 圖 2 迭代狀態(tài)模塊的邏輯圖 如圖 2所示，該模塊需要需要一個(gè) 1位的狀態(tài)寄存器和一個(gè)迭代次數(shù)寄存器。 而產(chǎn)生 Sk 序列的第一個(gè)數(shù)據(jù)的方法是對一個(gè)系統(tǒng)設(shè)定的初始值進(jìn)行Logistic 迭代計(jì)算， 而這個(gè)初始值的取值范圍應(yīng)該與 Sk 的取值相同，為 [0，M]，并且稱這個(gè)初始值為“隨機(jī)種子”。而滿足蟲口關(guān)系表達(dá)式（ 2）的序列為 sk，顯然有： SKMsk 1? （ 7） 由于 x和 sk滿足蟲口模型，因此將（ 6）和（ 7）代入（ 2） ，經(jīng)過 一定的 數(shù)學(xué)推導(dǎo) 過程 得到 如下式子（ 8） ： )()]/7046i nt (01533 260375[1 2 141 ss kkk MXMNS ????? （ 8） 在本文中，取值 1216??M ，并且由于 216?M , 232?N ,代入 上述 表達(dá)式（ 8）可得： )1()]/70 46i nt (015 332 60 375[1 222 1614481 ??????? sSS kkk X （ 9） 表達(dá)式（ 9）中除法運(yùn)算均為整數(shù)運(yùn)算，因此（ 9）是一個(gè)純整數(shù)域上的迭代運(yùn)算表達(dá)式，稱之為離散化的 Logistic 混沌算法， 所生成的 Sk序列就是一個(gè)良好的混沌隨機(jī)數(shù)序列。首先定義表達(dá)式（ 2）中的 a為序列選擇因子，通常也稱之為系統(tǒng)的密碼。 二、 方案論證 方案一：用 CPLD 去實(shí)現(xiàn)該動態(tài)口令牌芯片設(shè)計(jì) 方案二：用 FPGA 去實(shí)現(xiàn)該動態(tài)口令牌芯片設(shè)計(jì) 方案比較：盡管 CPLD 和 FPGA 都是可編程的 ASIC 芯片，但是 FPGA 相比 CPLD而言更適合完成時(shí)序邏輯，同時(shí)在編程上， FPGA 比 CPLD 具有更大的靈活性，支持在線可編程，再者 FPGA 相比 CPLD 集成度要高， 而且 FPGA 內(nèi)部觸發(fā)器資源豐富，在時(shí)序要求較高的場合用 FPGA 去實(shí)現(xiàn)更容易達(dá)到時(shí)序收斂， 基于上述比較，最終方案選擇方案二。 動態(tài)口令技術(shù)是一種非常有效的身份認(rèn)證 amp。 FPGA。dynamic password。加密技術(shù) [67]。 三、 Logistic 混沌算法設(shè)計(jì) (一 )Logistic 混沌模型分析 現(xiàn)代混沌學(xué)研究起源于 20世紀(jì) 60年代，混沌是一種特殊的動力學(xué)行為，其會在該動力學(xué)系統(tǒng)中表現(xiàn)出一種確定性的，類隨機(jī)的過程。設(shè)離散化 Logistic 混沌算法中的序列選擇因子為 X。 其中 X 為 上文所述的序列選擇因子，式子)/7 0 4 6i n t (01 5 3 3 2 6 0 3 7 5 2 14?? X將 定義在實(shí)數(shù)域中的序列選擇因子 X 映射到整數(shù)域中。 在 Logistic 混沌算法系統(tǒng)中，使用一組寄存器存儲隨機(jī)種子，當(dāng)進(jìn)行第一次迭代計(jì)算時(shí)，需要把隨機(jī)種子輸入給 Logistic 迭代 計(jì)算模塊，當(dāng)進(jìn)行后面的 Logistic 迭代計(jì)算時(shí)，需要把前一次的迭代計(jì)算結(jié)果代入。由于迭代狀態(tài)只有兩大類：“迭代次數(shù)為 0”，“迭代次數(shù)大于 0”。首先計(jì)算 Sk’ 和 Sk 的乘積，然后再計(jì)算這個(gè)乘積和 Y的乘積。 LED 顯示模塊負(fù)責(zé)把最終的動態(tài)口令數(shù)據(jù)變換為七段數(shù)碼管顯示出來，同時(shí)，在外部接口的控制下，可以選擇輸出內(nèi)部的一些狀態(tài)，包括：“迭代次數(shù)”，“隨機(jī)種子”，“隨機(jī)序列選擇因子（密碼）”。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng) 險(xiǎn)最小的器件之一。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 其主要特點(diǎn)是支持 RTL 和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真 ， 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、Signal Spy、虛擬對象 Virtual Object、 Memory 窗口、 Assertion 窗口、源碼窗口顯示信號值、信號條件 斷點(diǎn) 等眾多調(diào)試功能 3. 基于 FPGA 的 硬件電路 模塊設(shè)計(jì) 頂層模塊設(shè)計(jì) 基于 FPGA 平臺設(shè)計(jì)的動態(tài)口令芯片的頂層電路模塊如下圖 5 所示 ： 圖 5 基于 FPGA 設(shè)計(jì) 的頂層模塊 如上圖所 示 ，本文所述的基于 Logistic 混沌算法的動態(tài)口令芯片的頂層電路 由 12個(gè)子模塊組成。 “ mapping”模塊 如上文所述， Logistic 混沌模型本身的數(shù)學(xué)關(guān)系的定義域，但是由于硬件計(jì)算需要使用離散化的方式， 需要對 Logistic 函數(shù)的運(yùn)算離散化，為此本設(shè)計(jì)中采用了“ mapping”模塊用來將 “ key”模塊產(chǎn)生的初始密碼 從實(shí)數(shù)域映射到整數(shù)域，其功能完成上文（ 10）式的運(yùn)算過程。 基于 FPGA的“ count”模塊的電路模塊如下圖 6所示： 圖 6 基于 FPGA 設(shè)計(jì)的“ count”模塊 從圖 6可知，“ count”模塊的輸入信號為時(shí)鐘信號“ clk”，復(fù)位信號“ clr”，初始密碼信號“ a0”，隨機(jī)種子（迭代混沌序列）“ x0”，隨機(jī)種子（迭代混沌序列）“ x0”的補(bǔ)碼“ x1”。從分析可知，該模塊的功能仿真結(jié)果正確，該模塊的代碼覆蓋率仿真結(jié)果如下圖 14所示： 圖 14 mux2_1 模塊 仿真的代碼覆蓋率結(jié)果 從圖 14的覆蓋率仿真結(jié)果可知，該 模塊的分支覆蓋率并沒有達(dá)到 100%，原因是，在 mux2_1 模塊的功能仿真中，輸入信號迭代使能信號“ en”和迭代狀 態(tài)信號“ state”的組合只有兩種，即 en=“ 1”， state=“ 0”和 en=“ 1”，state= “ 1”，而仿真器認(rèn)為輸入信號迭代使能信號“ en”和迭代狀態(tài)信號“ state”的組合有四種，在 mux2_1 模塊的設(shè)計(jì)模塊和測試模塊的代碼中輸入信號迭代使能信號“ en”和迭代狀態(tài)信號“ state”的組合只出現(xiàn)了符合該模塊功能的 兩種組合，所以該模塊分支覆蓋率的仿真不可能達(dá)到 100%。該模塊仿 真的代碼覆蓋率結(jié)果如下圖 20所示： 19 圖 20 diedai 模塊仿真的代碼覆蓋率結(jié)果 從圖 20可以得知， diedai 模塊的設(shè)計(jì)代碼和測試代碼都被仿真到，代碼覆蓋率達(dá)到了 100%。 Top2 模塊 “ Top2”模塊主要由“ mux2_1”模塊和“ Top1”模塊組成，仿真“ Top2”模塊的主要作用是確定當(dāng)“ mux2_1”模塊和“ Top1”模塊聯(lián)合時(shí)是否有功能錯(cuò)誤?；?FPGA 設(shè)計(jì)的“ Top4”模塊如下圖 33 所示： 圖 33 基于 FPGA 設(shè)計(jì)的“ Top4”模塊 “ Top4”模塊的功能仿真結(jié)果如下圖 34 所示： 25 圖 34 “ Top4”模塊的功能仿真結(jié)果 從上圖 34 的仿真結(jié)果可以得知，當(dāng)“ Top4”模塊完成了復(fù)位操作之后，“ enable”模塊的輸出迭代使能信號“ en”每隔 10s 產(chǎn)生一次有效的高電平，并且迭代次數(shù)計(jì)數(shù)器也相應(yīng)的加 1，從圖中可以很清楚地看到產(chǎn)生第一個(gè)迭代使能信號“ en” ，“ mux2_1”模塊選擇的是隨機(jī)種子“ random”參與混沌迭代計(jì)算，在此后產(chǎn)生迭代使能信號“ en”時(shí)，“ mux2_1”模 塊選擇的都是從“ count” 模塊反饋的混沌序列信號“ out2”參與混沌迭代計(jì)算。 “ Top5”模塊功能仿真的代碼覆蓋率結(jié)果如下圖 38 所示： 27 圖 38 “ Top5”模塊功能仿真的代碼覆蓋率結(jié)果 從圖 38的代碼覆蓋率結(jié)果可知，“ Top5”模塊功能仿真的代碼覆蓋率沒有達(dá)到 100%。這些隨機(jī)數(shù) 具有很好的混沌分布特點(diǎn)。圖 39 中縱坐標(biāo)是隨機(jī)數(shù)的取值，橫坐標(biāo)是隨機(jī)數(shù)的序號，圖中按照從左向右的順序描繪出 150 個(gè)數(shù)據(jù)點(diǎn)，可以看出，在整個(gè)隨機(jī)數(shù)取值的區(qū)間，這些隨機(jī)數(shù)有著非常好的隨機(jī)分布。 29 七、 參考文獻(xiàn) [1]文件加密原理和破解方法的綜述，何毅超；網(wǎng)絡(luò)安全技術(shù)與應(yīng)用，Network Security Technology amp。//x0 為輸入的