【正文】 節(jié) □□??□ 題序頂格書寫，與標(biāo)題間空 1 字，下面闡述內(nèi)容另起一段 條 □□??□ 款 □□???□ □□??□□□□?? 題序頂格書寫，與標(biāo)題間空 1 字，下面闡述內(nèi)容在標(biāo)題后空 1 字接排 項(xiàng) (1)□□?□ □□?□□?□□□□□□?? 題序空 2字書寫，以下內(nèi)容接排，有標(biāo)題者，闡述內(nèi)容 在標(biāo)題后空 1字 ↑ ↑ 版心左邊線 版心右邊線 表 2 文管類論文層次代號(hào)及說明 章 節(jié) 條 款 項(xiàng) 一、□□□□□ （一）□□□□ 1.□□□□ □□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ （ 1）□□□□ □□□□□□□□□□□□□□□□□□□□□ □□□□□□□□□□□ ①□□□□□ 居中書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 ↑ ↑ 版心左邊線 版心右邊線 各層次題序及標(biāo)題不得置于頁面的最后一行（孤行）。 18 層次 層次以少為宜，根據(jù)實(shí)際需要選擇。字?jǐn)?shù)一般在 15 字以內(nèi)，不得使用標(biāo)點(diǎn)符號(hào)。） 論文正文 章節(jié)及各章標(biāo)題 論文正文分章、節(jié)撰寫，每章應(yīng)另起一頁。 正文章、節(jié)題目（理工類要求編寫到第 3 級(jí)標(biāo)題，即□ .□ .□。中、外文摘要應(yīng)各占一頁，編排裝訂時(shí)放置正文前，并且中文在前，外文在后。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁碼用阿拉伯?dāng)?shù)字編排 。 頁碼。頁眉的文字用五號(hào)宋體，頁眉文字下面為 2 條橫線（兩條橫線的長度與版芯尺寸相同，線粗 磅 ） 。頁眉應(yīng)居中置于頁面上部。論文正文滿頁為 29 行，每行 33 個(gè)字，字號(hào)為小四號(hào)宋體，每頁版面字?jǐn)?shù)為957 個(gè)，行間距為固定值 20 磅。 論文書寫 本科生畢業(yè)論文用 B5 紙 計(jì)算機(jī)排版、編輯與雙面打印 輸出 。 外語類 論文正文字?jǐn)?shù) 8 000－ 10 000 個(gè)外文單 詞。 文管類 論文正文字?jǐn)?shù) 12 000－ 20 000 字。 附錄 如 開題報(bào)告 、文獻(xiàn)綜述、外文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。 16 致謝 對(duì)導(dǎo)師和給予 指導(dǎo)或協(xié)助完成論文工作的組織和個(gè)人表示感謝。但對(duì)于工程設(shè)計(jì)類論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊(cè)可作為參考文獻(xiàn)。 在論文正文中必須有參考文獻(xiàn)的編號(hào)，參考文獻(xiàn)的序號(hào)應(yīng)按在正文中出現(xiàn)的順序排列。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻(xiàn)。 結(jié)論是對(duì)整個(gè)論文主要成果的歸納，要突出設(shè)計(jì)（論文）的創(chuàng)新點(diǎn)，以簡練的文字對(duì)論文的主要工作進(jìn)行評(píng)價(jià)，一般為 400～ 1 000 字。 論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。 論文主體 論文主體是論文的主要部分，要求結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡練、通順。緒論只是文章的開頭，不必寫章號(hào)。緒論應(yīng)說明選題的背景、目的和意義，國內(nèi)外文獻(xiàn)綜述以及論文所要研究的主要內(nèi)容。 15 論文正文 論文正文包括緒論、 論文主體及結(jié)論等部分。 關(guān)鍵詞 關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標(biāo)準(zhǔn)），一般列 3～ 5 個(gè)，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。 摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在 300 字左右。不應(yīng)超過 25 字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。 2】 本論 3】 結(jié)語 參考文獻(xiàn)： 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究價(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。目前在高頻領(lǐng)域中 ,專用 DDS 芯片在控制方式、頻率控制等方面 27 與系統(tǒng)的要求差距很大 ,利用 FPGA 來設(shè)計(jì)符合自 己需要的 DDS 系統(tǒng)就是一個(gè)很好的解決方法。直接數(shù)字頻率合成 (Direct Digital Frequen2cy Synthesis ,DDS) 是把一系列數(shù)據(jù)量形式的信號(hào)通過 D/ A 轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。 參數(shù)設(shè)定：其中選用頻率輸入字 20M，相位累加器的數(shù)據(jù)寬度 N 為32 位，輸出的 D/A 精度為 10 位。相位字輸入也需要用同步寄存器保持同步。它的輸入是相位調(diào)制器輸出的高 M 位（而并非全部 N 位）值，將其作為正弦 ROM 查找表的地址值；查詢表把輸入的地址相位信息映射成正弦幅度信號(hào)；輸出送往 DAC，轉(zhuǎn)化為模擬信號(hào)。 相位調(diào)制器（ phasemod）接收相位累加器的相位輸出，在這里加一個(gè)相位偏移值，主要用于實(shí)現(xiàn)信號(hào)的相位調(diào)制，如 PSK（相位鍵控）等，在不使用時(shí)可以去掉該部分，或加一個(gè)固定的相位控制字。圖中的相位累加器、相位調(diào)解器、正弦 ROM 的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又稱為 NCO（ Numerically Controlled Oscillators）。 、 DDS 的主要特點(diǎn) 1】 DDS 的頻率分辨率在相位累加器的位數(shù) N 足夠大時(shí)，理論上可以獲得相應(yīng)的分辨精度，這個(gè)傳統(tǒng)方法難以實(shí)現(xiàn)的 2】 DDS 是一個(gè)全數(shù)字結(jié)構(gòu)的開 環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此其速度極快，一般在毫微秒量級(jí) 3】 DDS 的相位誤差主要是依賴于時(shí)鐘的相位特性，相位誤差小。實(shí)際應(yīng)用中，為保證輸出波形的質(zhì)量， Fclk 至少應(yīng)為 f0 的 4 倍。 當(dāng) N 比較大時(shí)，對(duì)于較大范圍內(nèi)的 M 值， DDS 系統(tǒng)都可以在一個(gè)周期內(nèi)輸出足夠的點(diǎn)，保證輸出波形失真很小。相位累加器的輸出作為 LUT 的地址值， LUT 根據(jù)輸入的地址（相位）信息讀出幅度信號(hào)，達(dá)到 D/A 轉(zhuǎn)換器中轉(zhuǎn)換為模擬量，最后通過濾波器輸出一個(gè)平滑的模擬信號(hào)。圖 1是 DDS 的原理圖。由式（ 3）可見， M 決定了輸出信號(hào)的頻率，且兩者是簡單的線性關(guān)系。若 ，代入式（ 2）可得 。如圖 2 所示： 采樣周期 為 Tdk采樣頻率 Fclk=1/Tclk。 正弦信號(hào)可以用下式來描述： 式（ 1）中的時(shí)間 t 是連續(xù)的，為了用數(shù)字方式實(shí)現(xiàn)，必須進(jìn)行離散化處理。與傳統(tǒng)的頻率合成 技術(shù)相比， DDS 技術(shù)具有很高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率變化，并且在頻率改變時(shí)能保持相位連續(xù)，容易實(shí)現(xiàn)對(duì)信號(hào)頻率、相位的多種調(diào)制，易于功能擴(kuò)展和數(shù)字化集成等優(yōu)點(diǎn)，滿足了現(xiàn)代電子系統(tǒng)的許多要求。因此只要給出一定范圍的頻率字就可以得到一定范圍的周期波形，從而達(dá)到產(chǎn)生特定信號(hào)的功能。 輸入 DDS 的頻率字和一確定的相位值是相對(duì)應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。如下圖： 圖 1 中的存儲(chǔ)表中存儲(chǔ)了一個(gè)周期的波形采樣值的 ROM（如：要產(chǎn)生正弦波時(shí)，存儲(chǔ) 表中存儲(chǔ)的就是一個(gè)周期的正弦波的采樣值）。這個(gè)軟件是最新一代的 PLD 集成開發(fā)軟件，取代了 ispEXPERT，成為PLD/FPGA 設(shè)計(jì)的主要工具。 Lattice 公司開發(fā)了 ispDesignEXPERT 和 ispLEVER。目前 Altera 已經(jīng)停止開發(fā) MaxplusⅡ ，而轉(zhuǎn)向 Quartus Ⅱ 軟件平臺(tái)。 、軟件 開發(fā)工具 這類軟件一般由 PLD/FPGA 芯片廠家提供，基本都可以完成所有的設(shè)計(jì)輸入（原理圖或 HDL），仿真，綜合，布線，下載等工作。這樣，設(shè)計(jì)人員自行開發(fā)的 IP模塊在集成電路設(shè)計(jì)中占有重要的地位。 VHDL 語言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多技術(shù)手段。 VHDL 語言 標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 由于 VHDL 語言已成為一種 IEEE 的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計(jì)成果便于復(fù)用和交流，反過來也更進(jìn)一步推動(dòng) VHDL 語言的 推廣及完善。這樣，在工藝變更時(shí)，只要改變相應(yīng)的映射工具就行了。 VHDL 語言描述與工藝不發(fā)生關(guān)系 在用 VHDL 語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入工藝信息。另外，高層次的行為描述可以與低層次的 RTL描述和結(jié)構(gòu)描述混合使用。這給 VHDL 語言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。其范圍之廣是其它方法所不能比擬的。 、 VHDL 語言的優(yōu)勢(shì) 常用的硬件描述性語言有 VHDL、 Verilog 和 ABEL 語言。這些眾多的 EDA 工具軟件開發(fā)者，各自推出了自己的 HDL 語言。在利用 EDA 工具進(jìn)行電子設(shè)計(jì)時(shí)，邏輯圖、分立電子原件作為整個(gè)越來越復(fù)雜的電子系統(tǒng)的設(shè)計(jì)已不適應(yīng)。 CAD 的出現(xiàn)，使人們可以利用計(jì)算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計(jì)，電子輔助設(shè)計(jì)也同步發(fā)展起來。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計(jì)語言，如匯編、 C、 Pascal、Fortran、 Prolog 等。目前應(yīng)用比較廣泛的硬件描述語言就是 VHDL （ Very High Speed Integrated Circuit Hardware Description Language） ,它最早是由美國國防部提出來的。有專家認(rèn)為，在新的世紀(jì)中， 16 VHDL 與 Verilog HDL 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。而 Systern Veri 比和 Systern C 這兩種 HDL語言還處于完善過程中。用 HDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。這是由于 FPGA 是門級(jí)編程，并且 CLB 之間采用分布式互聯(lián)，而 CPLD 是邏輯塊級(jí)編程，并且其邏輯塊之間的互聯(lián)是集總式的。而 FPGA 的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。 5】 CPLD 比 FPGA 使用起來更方便。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程， FPGA 主要通過改變內(nèi)部連線的布線來編程； FPGA 可在邏輯門下編程，而 CPLD 是在邏輯塊下編程。 2】 CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而 FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 、 FPGA 和 CPLD 的區(qū)別 盡管 FPGA 和 CPLD 都是可編程 ASIC 器件，有很多共同特點(diǎn)，但由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異，具有各自的特點(diǎn)： 1】 CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時(shí)序邏 輯。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件。 Complex PLD 的簡稱，一般較PLD 為復(fù)雜的邏輯元件。 、 CPLD 的介紹 CPLD 是一種用戶根據(jù)各自需要 而自行構(gòu)造邏輯功能的數(shù)字集成電路。使得使用 FPGA器件，一般可在幾天到幾周內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本要求。這樣實(shí)現(xiàn)了滿足用戶要求的專用集成電路，真正達(dá)到了用戶自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路 的目的。 、 FPGA 的介紹 FPGA 是 20 世紀(jì) 80 年代中期，美國 Altera 公司推出一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。 最早的可編程邏輯器件出現(xiàn)在 20 世紀(jì) 70 年代初，主要是PROM 和 PAL。與大規(guī)模專用集成電路相比，用 PLD 實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成本低等優(yōu)勢(shì)。 PLD 是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)， PLD 能完成任何數(shù)字器件的功能。與中小規(guī)模通用型集成電路相比，用 PLD 實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗低、 12 可靠性高等優(yōu)點(diǎn)。在此期間， PLD 的集成度高、速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用 起來靈活方便。 FPGA 和CPLD 分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，生于 20 世紀(jì) 70年代，在 20 世紀(jì) 80 年代以后，隨著集成電路技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展而迅速發(fā)展。其中，大規(guī)模可編程邏輯器件是利用 EDA 11 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用 EDA技術(shù)進(jìn)