【正文】 的連接要考慮實際的需要。 （ 1） VCCNT、 VCCI/O、 GND。 圖 13 MAX7000S 內(nèi)部結(jié)構(gòu)圖 4． 2 EPM7128SLC84 最小系統(tǒng) 各 引腳 功能 在熟悉 EPM7128SLC84 的各項性能和特點后，在制作最小系統(tǒng)前，先將各 引腳 功能做一個簡單的介紹。 宏單元的輸出經(jīng) I/O 控制塊送至 I/O 引腳， I/O 控制塊控制每一個 I/O 引腳的工作模式，決定其為輸入、輸出或是雙向引腳，并決定其三態(tài)輸出的使能端控制。 第 15 頁 共 26 頁 每個邏輯陣列塊 LAB 由 16 個宏單元組成， LAB 的輸入信號包括：從器件內(nèi)部的公共總線 —— 可編程互連陣列 PIA 反饋來的 36 路信號；兩路全局時鐘和一路全局清零信號；直接從 I/O 引腳輸入的 8 路信號。組合電路最多可有 20 個乘積項，宏單元本身提供 5 個，其他 15 個來自于本邏輯塊內(nèi)其他宏單元提供的并行擴(kuò)展乘積項，同時宏單元還輸出一個共享擴(kuò)展乘積項，邏輯塊內(nèi)的并行擴(kuò)展乘積項和共享擴(kuò)展乘積項組成擴(kuò)展乘積項。其內(nèi)部由五類模塊組成，分別為宏單元、擴(kuò)展乘積項、邏輯陣列塊、可編程互連 陣列 (PIA)和 I/O控制塊。 （ 5） 具有一個完善、友好的軟件環(huán)境支持器件開發(fā)， Altera 公司的 EDA 軟 件 Quartus II 集成了設(shè)計文件編輯、編譯、仿真、時序分析和器件編程等各項功能，并能直接控制器件內(nèi)部宏單元或輸出引腳的設(shè)置； （ 6） Altera 的硬件描述語言與 CPLD 硬件結(jié)合緊密，并且提供優(yōu)化的 Megafunction函數(shù)庫，支持靈活地描述各類常用復(fù)雜電路，如計數(shù)器、鎖相環(huán)等。 EPM7128SLC84 是基于 EEPROM 的可編程 CMOS 器件，其主 要性能指標(biāo)為： （ 1） 外部引腳數(shù)目為 84，內(nèi)部等效門數(shù)為 2500 左右； （ 2） 內(nèi)部有 128 個邏輯宏單元 (Macrocell)，每 16 個宏單元組成一個 邏輯 陣列塊 (LAB)， 每個邏輯陣列塊對應(yīng) 8 個 I/O 引腳； （ 3） 除通用 I/O 引腳外， EPM7128SLC84 有兩個全局時鐘、一個全局使能 和 一個全局 清零輸入 ； （ 4） 器件最高計數(shù)頻率為 ，內(nèi)部互連延時為 1ns。在高集成度 PLD 器件中， MAX 7000S 系列是速度最快的類型之一，它內(nèi)部為第二代MAX(Multiple Array Matrix)結(jié)構(gòu)。 （ 6） 8415，表示該芯片有 84 個引腳， 引腳間延時為 15ns。 表示改芯片的 邏輯宏單元數(shù) 為 128。 （ 3） 7 為產(chǎn)品系列號，即屬于 MAX7000S。 （ 2） M。 （ 1） EP。最后， 由于該芯片使用廣泛，在圖書館和網(wǎng)絡(luò)上都有很多關(guān)于它的資料，方便 參考 和 學(xué)習(xí)。選擇這塊芯片的原因有三點，首先，該芯片是市面上最常見的 PLD 芯片，在大學(xué)期間 有過 很多的接觸， 有 在 EDA6000 實驗箱上使用 的經(jīng)驗 ，對其各方面功能有一定的了解。針對市面上 PLD 芯片眾多，本著熟悉、簡單、易用等原則，我選擇了 ALTERA 公司生產(chǎn)的 EPM7128SLC8415這塊芯片。最后將這兩部分連接起來。首先要對市面上大 量的 PLD芯片進(jìn)行選擇，找到合適的芯片，其次是查閱芯片資料，對該芯片有個全面的了解，掌握其工作環(huán)境和各 引腳 的作用，完成一個最小系統(tǒng)的設(shè)計。 4 硬件電路實現(xiàn) 在 EDA6000 實驗開發(fā)系統(tǒng)上完成 硬件電路 驗證 后，便可著手于基于 PCB 板的硬件電路設(shè)計。 圖 12 交通燈控制器的硬件驗證圖 第 13 頁 共 26 頁 根據(jù)觀察，任務(wù)書中所要求實現(xiàn)的各項功能在 EDA6000 實驗平臺上都得以實現(xiàn)。 啟動后觀察實驗箱上的各部分運行正常，交通燈控制電路的四種顯示狀態(tài)都能完好的呈現(xiàn)。 在 Mode 下拉菜單中選擇 JTAG 模式（該模式是 EPM7128S 系列的下載模式），并在Programmer/Configure 下打鉤，點擊 Start,在 Progress 的藍(lán)條進(jìn)行到 100％時，下載完成。 完成引腳鎖定后再次進(jìn)行設(shè)計電路的編譯。 6 個交通燈 d[0] ?d[5]分別定義為 6 6 6 70、 7 76。 第 12 頁 共 26 頁 圖 11 在偉福 6000 的 I/O 引腳 定義菜單下查看各 I/O 口對應(yīng)的 引腳 ，最后在 Quartus II 的Assignment 下拉菜單下選擇 Pins，彈出 引腳 鎖定菜單，在 Location 中輸入各部分所對應(yīng)的 引腳 。由于西面和 東面、南面和北面的交通燈顯示是一樣的，所以選擇東面和北面的交通，共 6 盞用于與 I/O 口 15?I/O口 20 相連。 在偉福 6000 中選擇好數(shù)碼管用于倒計時顯示和 LED 燈用于交通燈顯示，并為其設(shè)定好 I/O 口。 3． 1 引腳 鎖定 下載驗證的第一步就是在 Quartus II 軟件中選擇好相應(yīng)的 PLD 器件，并將其 引腳 鎖定。首先將EDA6000 實驗箱與計算機(jī)相連，然后打開與 EDA6000 實驗箱配套的偉福 6000 軟件，點擊連接 EDA 實驗開發(fā)系統(tǒng)后，看到實驗箱上的數(shù)碼管全亮后， EDA6000 實驗箱 便 與計算機(jī)連接上了。 圖 10 交通燈控制系統(tǒng)頂層文件 編譯完成 交通燈控制器的頂層設(shè)計文件后就可下載至 EDA6000 實驗平臺進(jìn)行硬件電路驗證。 圖 9 中央控制電路元件圖 2． 5 頂層文件 第 11 頁 共 26 頁 在 Quartus II 中新建一個工程 ，為交通燈控制器電路建立一個原理圖編輯 BDF 文件。其具體的工作狀態(tài)如方案論證中的圖 2 所示。 endcase end endmodule 中央控制電路的作用是對整個交通燈控制電路進(jìn)行控制，控制器接收倒計時的結(jié)果，當(dāng)?shù)褂嫊r歸 0 時，改變電路的控制模式，輸出倒計時的初始時間和交通燈亮滅控制信號。end default :qa=39。d=39。end 3 :begin qa=39。d=39。end 2 :begin qa=39。d=39。end 1 :begin qa=39。d=39。 case (qc) 0 :begin qa=39。 else lod=1。b100010。 reg [1:0] qc。 output reg[5:0]d。 input cin。 第 10 頁 共 26 頁 2． 4 中央控制電路 中央控制電路 用于整個電路的控制，其 Verilog HDL 程序如下： module contr(lod,cin,aq,qa,d)。其中 輸入端 in 用于接收減法計數(shù)器產(chǎn)生的 4 位二進(jìn)制信號，在翻譯后由 輸出端 out 輸出。b0000000。b1110001。 439。b1110: out = 739。b1011110。 439。b1100: out = 739。b1111100。 439。b1010: out = 739。b1100111。 439。b1000: out = 739。b0000111。 439。b0110: out = 739。b1101101。 439。b0100: out = 739。b1001111。 439。b0010: out = 739。b0000110。 439。b0000: out = 739。 reg [6:0] out 。 input [3:0] in 。 具體翻譯如表格 1 所示。 第 8 頁 共 26 頁 圖 7 共陰數(shù)碼管引腳圖 譯碼器的譯碼原理如下： 按照圖 7 中 ABCDEFG 的順序，在輸入端輸入 要 顯示的數(shù)字 的二進(jìn)制數(shù)，對其進(jìn)行翻譯，以得到該數(shù)字的電平信號，并在輸出端通過數(shù)碼管顯示出來。共陰極數(shù)碼管的原理是將數(shù)碼管內(nèi)部的發(fā)光二極管的陰極連接起來并接地。 編譯通過后生成的十進(jìn)制減法計數(shù)器的元件符號如圖 6 所示。end end endmodule 在十進(jìn)制減法計數(shù)器中， clk 用于接收分頻電路產(chǎn)生的 1 秒時鐘信號； Lod 與中央控制電路的 lod 相連，用于決定減法計數(shù)器的工作狀態(tài)； 輸入信號 a 與中央控制電路的 qa相連，用以決定倒計時起始時間， Cout 為進(jìn) 位端，用于產(chǎn)生進(jìn)位信號。 end else if (q == 0) begin q=9。 if (q==0) cout=0。cout=1。 reg cout。 output cout。 input[3:0] a。十進(jìn)制減法計數(shù)器的 Verilog HDL 程序如下： 圖 5 分頻器的元件符號 第 7 頁 共 26 頁 module sub10(clk,lod,a,q,cout)。 后面幾個模塊的編譯和 元件符號的 生成都是如此操作，故不再重復(fù)說明。 完成分頻器程序的編寫后，通過編譯確保程序無誤，然后 點擊 File 菜單下的Create/update — Creat Symbol Files for current File， 成 分頻器的元件符號， 用于頂層文件的連接。 end endmodule 在程序中 ，該分頻 器的輸入端口為 clk，接于 外部晶振 的輸出 。 if (ter == 40960001) newclk = 1。 always (posedge clk) begin if (ter 40960001) ter = ter+1。 reg newclk。 input clk。本電路設(shè)計中使用的石英晶體振蕩器的輸出頻率為 4096kHZ，經(jīng)過