【正文】 綜合又稱為代碼生成（ Code Generation），硬件綜合通常分為高層次綜合和邏輯綜合兩種層次。軟硬件混合實現(xiàn)方式往往能夠達到系統(tǒng)設(shè)計目標(biāo)的最佳平衡點，軟硬件劃分（ Hardware/Software Partition）的任務(wù)是把系統(tǒng)功能劃分為軟件實現(xiàn)的部分和硬件實現(xiàn)的部分，并使得整個系統(tǒng)的性 xx 大學(xué)學(xué)士學(xué)位論文 10 能、成本指標(biāo)達到最佳平衡點，是軟硬件協(xié)同設(shè)計中的一個重要課題，劃分結(jié)果力求保證速度、減小成本、降低功耗 ，如圖 24 所示 。 Sopc 中的部件大多都由軟件和硬件兩種基本的實現(xiàn)方式。典型的軟硬件協(xié)同設(shè)計流程如圖 23 所示。軟硬件協(xié)同設(shè)計的目標(biāo)是在設(shè)計過程中把軟件、硬件結(jié)合起來，作為一個系統(tǒng)綜合考慮，實現(xiàn)整個系統(tǒng)設(shè)計的最優(yōu)化，以及設(shè)計工作的自動化。 SOPC 技術(shù)研究的主要內(nèi)容 如圖 22 所示 。 SOPC 設(shè)計有 3 個大的研究領(lǐng)域 ： IP 核生成與復(fù)用技術(shù)、 軟硬件協(xié)同設(shè)計技術(shù) （ Hardware software CoDesign） ， 超深亞微米 （ Very Deep SubMicron） 集成電路設(shè)計技術(shù)。 Sopc 的設(shè)計過程是一項非常復(fù)雜且極具挑戰(zhàn)性的工作，沒有一套有效的設(shè)計方法很難保證芯片的正確、高效。 在正向設(shè)計時，也往往有把“自頂向下”和“自底向上”兩者結(jié)合起來完成一個芯片設(shè)計的。 xx 大學(xué)學(xué)士學(xué)位論文 8 “自底向上”的正向設(shè)計：是在系統(tǒng)劃分和分解的基礎(chǔ)上先進行單元設(shè)計，在單元精心設(shè)計后逐步 向上進行功能塊，子系統(tǒng)設(shè)計以至到最終的系統(tǒng)總成。自頂向下的設(shè)計從系統(tǒng)級開始，將整個數(shù)字系統(tǒng)劃分為幾個較小模塊，然后這些模塊又分別細分為更小的模塊，直到可以用基本元件來實現(xiàn)為止。在很多情況下，這是需進行硬件仿真的，以最終確定邏輯設(shè)計的正確性。 在這一步中， 盡可能采用規(guī)則結(jié)構(gòu)來實現(xiàn)和利用已經(jīng)過 考驗的邏輯單元或模塊。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進行邏輯設(shè)計。接著進行結(jié)構(gòu)設(shè)計，根據(jù)芯片的特點，將其分解為接口清晰，相互關(guān)系明確，盡可能簡單的子系統(tǒng)，得到一總體結(jié)構(gòu)。 然后從頂層開始 ,連續(xù)地逐層向下分解 ， 直 到系統(tǒng)的 所有模塊都小到便于掌握為止 。這樣逐層、逐個地進行定義、設(shè)計、編程和測試，直到所有層次上的問題均由實用程序來解決，就能設(shè)計出具有層次結(jié)構(gòu)的程序 。 系 統(tǒng) 級 設(shè) 計模 塊 A 模 塊 B 模 塊 C模 塊 A 1模 塊 A 2 模 塊 A 3 模 塊 C 1 模 塊 C 2 模 塊 C 3 圖 21 TOPDOWN 設(shè)計方法 自頂向下 是 一種逐步求精的設(shè)計程序的過程和方法。這就允許多個設(shè)計者同時設(shè)計一個系統(tǒng)中的不同模塊，且底層的設(shè)計可以用其上一層的行為級設(shè)計進行仿真驗證。但如此大規(guī)模的電路設(shè)計是不可能由一個或幾個設(shè)計工程師來完成而不出錯。 現(xiàn)在 PLD 中已經(jīng)廣泛嵌入 RAM/ROM， FIFO 等存儲模塊，有的 PLD 里還內(nèi)嵌了 DSP 模塊，如 Xilinx 的 VertexII 器件系列中就嵌入了 DSP，將來的 PLD還要嵌入多種功能模塊，可以實現(xiàn)各種復(fù)雜的操作和運算。查找表 （ Lookuptable） 簡稱 LUT，它本質(zhì)上是一個 RAM，目前 FPGA 中多使用 4 輸入的 LUT， 所以每一個 LUT 可以看成一個有 4 位地址線的 16*1 的RAM。 4. FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 2. FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。而對基于EEPROM 工藝的 CPLD 來說，則不存在這樣的問題， 在數(shù)據(jù)下載芯片后，掉電后也不會丟失，唯一的缺點是 CPLD 芯片數(shù)據(jù)擦寫次數(shù)往往有限，對產(chǎn)品開發(fā)階段的技術(shù)設(shè)計人員要求較高。 FPGA（ Field Programmable Gate Array）是指現(xiàn)場可編程門陣列，多為 SRAM 工藝，基于查找表 （ Look Up Table） 結(jié)構(gòu)， FPGA 在掉電后信息即丟失，所以每次上電后需對 FPGA 進行重新加載，要外掛配置用的 EEPROM。 在研究的基礎(chǔ)上提出了基于 Nios II（ SOPC） 的軟硬件協(xié)同設(shè)計、軟硬件協(xié)同劃分的方法和基于 Nios II 的軟硬件協(xié)同的開發(fā)流程。本文對軟硬件協(xié)同的相關(guān)技術(shù)進行了 研究， 并體現(xiàn)于設(shè)計中。在不久的將來，隨著軟硬件協(xié)同設(shè)計技術(shù)研究的深入，支持 FPGA 設(shè)計實現(xiàn)的功能強大的軟硬件協(xié)同設(shè)計平臺將會出現(xiàn)，并加速推進嵌 入式系統(tǒng)的設(shè)計研發(fā)進程。在國內(nèi)，這方面的研究研發(fā)已展開并取得了初步的成果。研究研發(fā)功能強大的軟硬件協(xié)同設(shè)計平臺，是這一技術(shù)逐漸走向成熟的標(biāo)志，而基于 FPGA 實現(xiàn)的 Sopc 技術(shù)，比 基于ASIC 實現(xiàn)的 SoC 技術(shù)提供了一種更靈活而成本低廉的系統(tǒng)級芯片設(shè)計方式。微處理器是嵌入式系統(tǒng)的核心，可仿真的微處 xx 大學(xué)學(xué)士學(xué)位論文 5 理器模型是這些仿真工具的重要組成部分，但大部分工具將微處理器模型看作是不可變的。 早期的軟硬件協(xié)同設(shè)計工具僅僅支持協(xié)同驗證，大多數(shù)工具都只有在體系結(jié)構(gòu)層設(shè)計基本完成后才能仿真硬件和軟件模塊的相互作用。 Ptolemy 的擴展性很好，在 Ptolemy 中有許多 C++語言開發(fā)的域 （ Domain） 和節(jié)點 （ Star） 作為仿真的構(gòu)件，用戶可以編寫新的域和節(jié)點，并構(gòu)造自己的仿真模型。 有關(guān)協(xié)同仿真的研究項目中， Berkeley 大學(xué)的 Ptolemy 是最有影響的。 國外相關(guān)研究 ： CASTLE（ Code sign and Synthesis Tool Environment）由德國信息技術(shù)國家研究中心系統(tǒng)設(shè)計研究所開發(fā)。主要EDA 廠家 （ Candence， ALTERA） 目前已 經(jīng)推出部分支持軟硬件協(xié)同設(shè)計的工具，并將軟硬件協(xié)同設(shè)計作 為下一代的系統(tǒng)級 EDA 工具的關(guān)鍵技 術(shù)。在 MP3 中 使用了許多技術(shù)其中包括心理聲學(xué)以確定音頻的哪一部分可以丟棄。 MP3 音頻可以按照不同的位速進行壓縮，提供了在數(shù)據(jù)大小和聲音質(zhì)量之間進行權(quán)衡的一個范圍 。使用 MP3播放器對 MP3 文件進行實時的解壓縮（解碼），這樣，高品質(zhì)的 MP3 音樂就播放出來了。正是因為 MP3 體積小，音質(zhì)高的特點使得 MP3 格式幾乎成為網(wǎng)上音樂的代名詞。 MP3 是利用 MPEG Audio Layer 3 的技術(shù)，將音樂以 1:10 甚至 1:12 的壓縮率，壓縮成容量較小的 file，換句話說，能夠在音質(zhì)丟失很小的情況下把文件壓縮到更小的程度。它是在 1991 年由位于德國埃爾朗根的研究組織 FraunhoferGesellschaft 的一組工程師發(fā)明和標(biāo)準(zhǔn)化的。 MPEG Layer 3 MP3 全稱是 動態(tài)影像專家壓縮標(biāo)準(zhǔn)音頻層面 3（ Moving Picture Experts Group Audio Layer III）。用戶不需要再像傳統(tǒng)的系統(tǒng)設(shè)計一樣，繪制龐大復(fù)雜的電路板， 一點點的連接焊制，只需要使用精確的語言，綜合時序設(shè)計直接在器件庫中調(diào)用各種通用處理器的標(biāo)準(zhǔn)，然后通過仿真之后就可以直接交付芯片廠商進行生產(chǎn)。 SOC 最大的特點是成功實現(xiàn)了軟硬件無縫結(jié)合，直接在處理器片內(nèi)嵌入操作系統(tǒng)的代碼模塊。 一般而言，嵌入式系 統(tǒng)的構(gòu)架可以分成四個部分：處理器、存儲器、輸入輸出（ I/O）和軟件（由于多數(shù)嵌入式設(shè)備的應(yīng)用軟件和操作系統(tǒng)都是緊密結(jié)合的，在這里我們對其不加區(qū)分，這也是嵌入式系統(tǒng)和 Windows 系統(tǒng)的最大區(qū)別）。所以，如果能建立相對通用的軟硬件基礎(chǔ)，然后在其上開發(fā)出適應(yīng)各種需要的系統(tǒng)，是一個比較好的發(fā)展模式。例如 Palm 之所以在 PDA 領(lǐng)域占有 70％以上的市 場，就是因為其立足于個人電子消費品，著重發(fā)展圖形界面和多任務(wù)管理；而風(fēng)河的Vxworks 之所以在火星車上得以應(yīng)用，則是因為其高實時性和高可靠性。 2. 嵌入式系統(tǒng)是將先進的計算機技術(shù)、半導(dǎo)體技術(shù)和電子技術(shù)和各個行業(yè)的具體應(yīng)用相結(jié)合后的產(chǎn)物，這一點就決定了它必然是一個技術(shù)密集、資金密集、高度分散、不斷創(chuàng)新的知識集成系統(tǒng)。 在這個定義上，可從 以下 幾方面來理解嵌入式系統(tǒng)： 1. 嵌入式系統(tǒng)是面向用戶、面向產(chǎn)品、面向應(yīng)用的，它必須與具體應(yīng)用相結(jié)合才會具有生命力、才更具有優(yōu)勢。 這主要 是從應(yīng)用上加以定義的，從中可以看出嵌入式系統(tǒng)是軟件和硬件的綜合體，還可以涵蓋機械等附屬裝置。目前嵌入式系統(tǒng)已經(jīng)滲透到我們生活中的每個 角落 ，工業(yè) 、服務(wù) 業(yè)、消費電子 等領(lǐng)域 ?? ，而恰恰由于這種范圍的擴大，使得 “ 嵌入式系統(tǒng) ” 更加難于明確定義。這些任務(wù)可能會有互相同步和通信的需要，會有時限的要求，或者要求訪問系統(tǒng)芯片的專用硬件的接口。軟硬件協(xié)同設(shè)計強調(diào)在整個設(shè)計過程中，以最優(yōu)化設(shè)計為目標(biāo)，可 以調(diào)整軟 /硬件之間的界限。 軟硬件協(xié)同設(shè)計綜合以上兩種設(shè)計方法。第二種方法是在超大規(guī)模的集成處理器核上使用軟件的方法實現(xiàn)設(shè)計功能。為實現(xiàn)這一目標(biāo)，有兩種可能的SOPC 設(shè)計方法。 軟硬件協(xié)同 設(shè)計 SOPC 的設(shè)計過程是一項非常復(fù)雜且極具挑戰(zhàn)性的工作，沒有一套有效的設(shè)計方法很難保證芯片的正確、高效。固 IP 是指在結(jié)構(gòu)和拓撲方面針對性能和面積通過版圖規(guī)劃，它們以綜合好的代碼或通用庫元件的網(wǎng)表形式存在，介于軟核和硬核之間。硬 IP 所有的驗證和仿真工作都已完成 ，用它可以直接產(chǎn)生硅片，系統(tǒng)設(shè)計者不能再對它進行修改。 IP （ Intellectual Property） 是指可用來生成 ASIC（ Application Specific Integrated Circuit） 和 PLD（ Programmable Logic Device） 的邏輯功能塊，又稱為 IP 核 （ IP Core） 及虛擬器件 VC。在這二十 多 年的發(fā)展過程中，F(xiàn)PGA 的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善，日趨成熟。可以使用 FPGA 來實現(xiàn)專用集成電路 （ ASIC） 完成的任何邏輯功能，而且在產(chǎn)品發(fā)售后也能夠?qū)δ苓M行更新，在很多應(yīng)用中都具有一定優(yōu)勢。 現(xiàn)場可編程門陣列 （ FPGA） 是一種半導(dǎo)體器件，可以在制造完成后進行編程。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。數(shù)字集成電路本身在不斷地進行更新?lián)Q代。 傳統(tǒng)器件及設(shè)計中的諸多缺陷很難適應(yīng)當(dāng)前的需要，如何在短時間內(nèi)開發(fā)出滿足需求的產(chǎn)品，是當(dāng)前亟待解決的難題。 由于核心 器件 及一些知識產(chǎn)權(quán)的成本居高不下，一些電子產(chǎn)品的售價讓消費者望而生畏。 Hardware/software Codesign xx 大學(xué)學(xué)士學(xué)位論文 III 目錄 摘要 ....................................................................................................................... I Abstract ................................................................................................................II 第 1 章 緒論 ........................................................................................................ 1 課題背景 ................................................................................................... 1 可編程片上系統(tǒng) ................................................................................ 1 軟硬件協(xié)同設(shè)計 ................................................................................ 2 嵌入式系統(tǒng) ........................................................................................ 2 MPEG Layer 3 .................................................................................... 3 國內(nèi)外文獻綜述 ....................................................................................... 4 論文研究內(nèi)容 ........................................................................................... 5 第 2 章 SOPC 技術(shù)及軟硬件協(xié)同方案 ............................................................. 6 FP