【正文】 思想仍是引入冗余的存儲節(jié)點，下面重點將分析Quatro8T的工作原理以及存在的對于從 0到 1軟失效可能導致電路存儲信息翻轉(zhuǎn)的問題。同時將用新提出的單元構(gòu)建鎖存器和不同類型的觸發(fā)器，用 Hspice40nm 工藝庫進行仿真，驗證邏輯功能的正確行，并在速度、面積、功耗等方面進行比較?？梢哉f這是目前的抗軟失效電路的基本思路，也是我們?nèi)蘸笤O(shè)計和分析軟失效電路問題所應(yīng)該重點思考的問題。 本章小結(jié) 本章重點介紹了三重冗余技術(shù)、基于 Celement 單元抗軟失效電路，施密特觸發(fā)器抗軟失效電路和 DICE 存儲單元 4 種比較常見的抗軟失效電路以及構(gòu)成的北京大學信息科學技術(shù)學院學士論文 王子一 14 時序邏輯電路單元，當然除了這幾種抗軟失效電路外還有一些其他比較經(jīng)典的電路結(jié)構(gòu)，例如下文將重點分析的 Quatro8T 存儲單元。當 CLK=0時，鎖存器處于保持階段，通過 DICE 單元的 B、D節(jié)點寫入數(shù)據(jù)，通過 A、 C節(jié)點讀出數(shù)據(jù)，如果 DICE 器件中的任意節(jié)點受到軟失效的作用，那么通過 DICE 結(jié)構(gòu)特點可以消除失效。 為了更好的實現(xiàn)抗軟失效的功能，可以將 DICE 存儲單元和 Celement 結(jié)合起來，如圖 38所示，電路所實現(xiàn)的功能是鎖存器 [6]?？梢娫?DICE 電路中無論 4 個節(jié)點中的哪個節(jié)點受到軟失效的影響，都會存在不受影響的其余節(jié)點將其電壓恢復到原理的值。 在第一種情況下，假設(shè) A 點受到軟失效的影響，發(fā)生從 1到 0的翻轉(zhuǎn)，那么MP2 將處于導通的狀態(tài)， B 從 0 變化到 1，但是 C 和 D 的存儲狀態(tài)并不會發(fā)生改變， D=0的值仍將是 MP1 導通，從而將 A點電壓重新充電到 1， B=0，從而在存儲單元內(nèi)部消除軟失效。（ 1）當 A=1 時， MN4 處于導通狀態(tài)，D=0， D=0 使 MP1 導通，同時 C=1，使 MN2 導通， B=0， MP3 導通。 DICE 存儲單元 DICE（ Dual Interlocked Cell）存儲單元的結(jié)構(gòu)如圖 37 所示， DICE 存儲單元有 4個存儲節(jié)點，可以有效的防止軟失效發(fā)生，利用自身的反饋機制在存儲單元內(nèi)部真正的消除軟失效 [7]。其中用傳輸門電路降低電壓由于器件 RC 值不同，可能導致這一要求不能很好的實現(xiàn)。 圖 36 施密特觸發(fā)器和傳輸門消除軟失效的示意圖 當 CLK=0 時，鎖存器處于保持狀態(tài)， TG1 斷開， TG2 導通，與圖 36 示意一致，如果在電路中發(fā)生軟失效，經(jīng)過施密特觸發(fā)器和傳輸門作用后可以消除軟失北京大學信息科學技術(shù)學院學士論文 王子一 12 效，從而構(gòu)成抗軟失效的鎖存器。 由施密特觸發(fā)構(gòu)成的抗軟失效鎖存器的電路如圖 35所示，電路由 2 個傳輸門和一個施密特觸發(fā)器構(gòu)成 [9]。利用施密特觸發(fā)的電壓傳輸特性：對于正向變化的輸入信號，只有輸入信號的值超過閾值 Vth+,才會發(fā)生輸出電壓從 0到 1的變化。由高到低的翻轉(zhuǎn)情況也類似，可以降低開關(guān)閾值。反相器一旦切換，反饋環(huán)就關(guān)斷 M4 并使 M3導通。反饋環(huán)路使 PMOS 管 M4 偏置在導通狀態(tài)，而 M3 關(guān)斷，輸入信號等效連到一個反相器上。如圖 34所示，施密特觸發(fā)器可以把包含噪聲的輸入信號變?yōu)橐粋€“干凈”的輸出信號 [14]。（ 2）施密特觸發(fā)器的電壓傳輸特性表明對正向和負向的輸入信號有不同的開關(guān)閾值。 施密特觸發(fā)器構(gòu)成的抗軟失效電路 施密特觸發(fā)器有 2個重要的特效。當 CLK=1 時，鎖存器處于透明狀態(tài)，如果輸入信號中本身包括了軟失效引起的電壓脈沖，那么經(jīng)過 Celement 作用可以消除 SET。同理北京大學信息科學技術(shù)學院學士論文 王子一 10 如果粒子撞擊 n1n4，那么也會在輸出 Q產(chǎn)生一個脈沖，使得輸出受到影響。第二種情況下， d1b 發(fā)生從 1 到 0 的翻轉(zhuǎn)， M1 變?yōu)閷顟B(tài)， M5 為關(guān)斷狀態(tài)，從 Q 到 GND 的通路被關(guān)斷，輸出 Q處于高阻態(tài)，同樣可以有效的防止軟失效對輸出的影響。（ 1）Q=1，因此 d1b=d2b=0， d1=d2=1，此時 M1和 M2處于導通的狀態(tài)， M5 和 M6處于關(guān)斷的狀態(tài)；（ 2） Q=0，因此 d1b=d2b=1， d1=d2=0，此時 M1 和 M2 處于關(guān)斷狀態(tài)，M5和 M6 處于導通的狀態(tài)。在沒有 受到干擾的情況下 d1b=d2b，輸出電路可以看出一個反相器，從而在鎖存器的保持階段輸出存儲單元中的值。當 CLK=0 時，傳輸門 TG TG TG3 均處于關(guān)斷的狀態(tài)， I2 和I4 導通，此時 I1 和 I2 構(gòu)成雙穩(wěn)態(tài)電路，同時 I3 和 I4 也構(gòu)成雙穩(wěn)態(tài)電路。其中 Celement 的電路結(jié)構(gòu)已經(jīng)在第二章的 SET 消除電路中有過介紹（圖 22）。 基于 Celement 的抗軟失效電路 基于 Celement 的抗軟失效電路是目前應(yīng)用比較廣泛的電路，其根本思想在于利用輸出的高阻狀態(tài)，使在軟失效發(fā)生期間電路的輸出值不變，從而防止軟失效對電路的影響。 但是 TMR 電路存在一定的局限性，首先 TMR電路只能防止 3 個存儲單元中的一個發(fā)生軟失效的情況，如果 3個單元中的 2個或者更多發(fā)生狀態(tài)的翻轉(zhuǎn)，那么TMR電路無法有效的起到抗軟失效的作用。 北京大學信息科學技術(shù)學院學士論文 王子一 8 圖 31 TMR 鎖存器 根據(jù)圖 31 所示，在鎖存器的保持階段，電路輸出： OUT=AB+AC+BC 在電路沒有受到軟失效的影響時， A=B=C，所以電路的輸出可以簡化成OUT=A=B=C，電路輸出保持正常。 以下將分別詳細介紹這些電路結(jié)構(gòu)。 （ 4）改變電路中存儲單元的結(jié)構(gòu)，在存儲單元中增加冗余存儲節(jié)點，利用反饋機制防止軟失效的發(fā)生。例如廣泛應(yīng)用的 Celement 輸出級電路單元。例如三重模塊冗余技術(shù)。 北京大學信息科學技術(shù)學院學士論文 王子一 7 第三章 抗軟失效電路簡介 本章將介紹已有的時序邏輯電路和存儲器中的抗軟失效電路，分析這些電路的工作原理和抗軟失效的機制，分析這些電路的優(yōu)缺點。事實上，在深亞微米和納米技術(shù)時代，軟失效已經(jīng)是電路設(shè)計中必須考慮的問題。由于 2個反相器之間構(gòu)成了正反饋電路，如果其中一個節(jié)點例如 V0 受到軟失效影響從 0 變化到 1，那么會使V1 發(fā)生從 1 到 0 的變化，正反饋的電路機制會將狀態(tài)的變化一直保持下去，從而改變存儲單元的信息，在時序電路和存儲器中發(fā)生錯誤。那么在存儲單元中使存儲節(jié)點發(fā)生翻轉(zhuǎn)所需的臨界電荷也減少， SEU 的發(fā)生幾率也大大增加 [17]。同理軟失效也會發(fā)生在存儲器中，導致存儲信息異常，如果大規(guī)模存儲陣列中多數(shù)單元發(fā)生錯誤，將給電路帶來巨大影響 [5,16]。當組合邏輯電路受到軟失效影響產(chǎn)生 SET 時，組合邏輯電路的值經(jīng)過延遲單元的作用后，使 Celement的 2個輸入的值在電路受到 SET影響的時間內(nèi)不同，那么 Celement輸出在這段時間處于高阻態(tài)，保持之前的值不變，直至 SET 消失，從而使電路輸出處于 正確的邏輯值，消除傳遞 SET 的影響，保證下一級時序邏輯電路的正常工作。 北京大學信息科學技術(shù)學院學士論文 王子一 5 圖 22 SET 消除電路（ SET Filtering Circuit） 圖 22所示的電路結(jié)構(gòu)由 1個延遲單元和 2輸入 1輸出的 MOS電路（ Celement電路）構(gòu)成。但是 SET 會沿著組合邏輯電路路徑傳遞下去，如果傳輸?shù)较录夒娐分械臅r序單元，會產(chǎn)生一個錯誤的邏輯值，影響時序電路功能。 軟失效對電路的影響 軟失效對組合邏輯電路影響和消除方法 軟失效會在電路中產(chǎn)生一個電壓脈沖，如果發(fā)生在組合邏輯電路中，這些瞬態(tài)脈沖并不會對電路的穩(wěn)態(tài)功能產(chǎn)生影響。質(zhì)子和中子引發(fā)軟錯誤的機制與α粒子不同，它們的電離作用很弱，但是它們會與硅原子核發(fā)生非彈性碰撞，硅原子核會裂變成其它原子核并釋放出α粒子。 從而， 這個暫態(tài)的電流脈沖會在晶體管的輸出端北京大學信息科學技術(shù)學院學士論文 王子一 4 V1產(chǎn)生可在電路中傳播的電壓脈沖 ，可能導致軟失效的產(chǎn)生 [8]。當α粒子擊中處于敏感狀態(tài) (處于關(guān)斷 狀態(tài) )的晶體管漏區(qū)的時候，由于α粒子的電離效應(yīng)，沿入射通路產(chǎn)生大量的電子 和 空穴對。在 太空 軌道上，主要是質(zhì)子和α粒子起作用；在地面則是中子和α粒子起作用。宇宙射線指的是來自外太空的高 能粒子輻射，它主要包括：原始宇宙射線（ 主要指來自銀河系中心的高能粒子輻射 ）、太陽宇宙射線（ 來自于太陽風的粒子輻射 ）、二次宇宙射線（ 原始宇宙射線與地球大氣層作用所產(chǎn)生的二次粒子 ）以及地面宇宙射線（最終抵達地面的粒子）。通過提純材料可以部分解決α粒子所造成的軟 失效 問題。 首先， 在芯片的加工過程中， 晶圓 本身以及封裝材料、壓焊材料等均可能受到微量放射性物質(zhì)的污染。 軟失效粒子輻射來源 集成電路中軟失效 的產(chǎn)生主要是受粒子輻射的影響。 北京大學信息科學技術(shù)學院學士論文 王子一 3 第二章 理論介紹 軟失效原理 軟失效（ Soft Error） ，是指集成電 路由于粒子輻射等原因造成的電路存儲信息發(fā)生隨機翻轉(zhuǎn)的現(xiàn)象。本文基于 Quatro8T 存儲單元，對其存在的無法抗 01 軟失效問題進行修改，提出改進的新型存儲單元，提高了電路的抗軟失效能力和可靠性，并用改進單元構(gòu)建多種類型的鎖存器和觸發(fā)器，完成正確的時序邏輯功能驗證和比較。兩種硬化設(shè)計（ Harden By Design，簡稱 HBD）的抗軟失效的存儲單元 DICE（ Dual Interlocked Cell）和 Quatro8T 利用多余的存儲節(jié)點和反饋機制 防止軟失效的發(fā)生，可以從真正意義上消除軟失效的影響 [7,8]。三重模塊冗余技術(shù)（ Triple Modular Redundancy，簡稱 TMR）利用 3個完全的存儲單元和一個選擇器可以防止電路輸出受到軟失效的影響，但是過大的面積和功耗開銷使其并不具備太大的實際應(yīng)用北京大學信息科學技術(shù)學院學士論文 王子一 2 價值 [5]。 最 早 的 抗 軟 失 效 電 路 研 究 開 始 于 SRAM ， 錯 誤 檢 查 和 糾 正 技 術(shù)（ ErrorCorrecting Code,簡稱 ECC）可以在 SRAM 大規(guī)模存儲陣列結(jié)構(gòu)中有效的防止軟失效的