【正文】 可以將個(gè)位一直設(shè)為 0，這樣既減少了接口，又大大地簡(jiǎn)化了設(shè)計(jì)。 圖 44 譯碼顯示模塊 仿真圖 YMQ 計(jì)分模塊的設(shè)計(jì)與實(shí)現(xiàn) 在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示分變得越課程設(shè)計(jì)說(shuō)明書(shū) 11 來(lái)越麻煩。 8 WHEN 1001=DOUT7=0010000。 6 WHEN 0111=DOUT7=1111000。 4 WHEN 0101=DOUT7=0011001。 2 WHEN 0011=DOUT7=1111001。 0 WHEN 0001=DOUT7=1111001。 如仿真圖所示， AIN4 為數(shù)字 09 時(shí)， DOUT7 輸出對(duì)應(yīng)于譯碼對(duì)照表， AIN4為數(shù)字 1015 時(shí)， DOUT7 輸出 1111111，通過(guò)分析，仿真完全符合預(yù)期所要達(dá)到的結(jié)果。 譯碼器的設(shè)計(jì)主要任務(wù)是將組別和時(shí)間的工作狀態(tài)，翻譯成 3 個(gè)信號(hào)數(shù)碼管的工作狀態(tài)。 SPEAK=SAVE。 END IF。 ELSE SAVE=39。 WHEN OTHERS = NULL。139。N=N+1。 WHEN 0010 = SAVE=39。139。N=N+1。 THEN IF N5 THEN CASE CHOS IS WHEN 1000 = SAVE=39。EVENT AND CLK=39。039。 VHDL 部分源程序如下： IF CHOS=0000 THEN N=0。 該系統(tǒng)輸入信號(hào)有系統(tǒng)時(shí)鐘信號(hào) CLK，組別輸入信號(hào) CHOS，輸出信號(hào)SPEAK，用以連接蜂鳴器來(lái)進(jìn)行報(bào)警。 報(bào)警模塊的設(shè)計(jì)與實(shí)現(xiàn) 報(bào)警器的設(shè)計(jì)主要是來(lái)提醒觀眾倒計(jì)時(shí)的開(kāi)始和結(jié)束，哪位選手進(jìn)行了搶答，在這幾種情況下蜂鳴器會(huì)發(fā)出 23 秒的鳴叫，便于更好的判別比賽的情況。在 CLR=0， LDN=0,EN=1 時(shí)，通 過(guò)時(shí)鐘信號(hào) CLK 的上升沿來(lái)進(jìn)行到計(jì)時(shí)。 如仿真圖所示，當(dāng)計(jì)時(shí)復(fù)位信號(hào) CLR=1 時(shí)，模塊輸出信號(hào) QA=0000 ，QB=0000。如有人搶答，答題時(shí)間到后，發(fā)出提示音。當(dāng) CLR 為低電平時(shí)開(kāi)始計(jì)時(shí)。 QB=TMPB。 END IF。039。039。 END IF。FINISH:=39。039。 THEN N=N+1。 AND FINISH=39。 ELSIF STAY=39。039。 ELSE TMPA:=TMPA0001。039。 ELSE TMPB:=TMPB0001。139。 TMPA:=GWYUZHI。139。 IF SWYUZHI=0000 THEN TMPB:=1001。139。139。 IF TMPA=0000 THEN TMPA:=1001。TMPB:=0000。139。039。139。039。039。TMPB:=SWYUZHI。 END IF。 IF SWYUZHI=1010 THEN SWYUZHI=0000。BELL=39。139。 END IF。 IF GWYUZHI=1010 THEN GWYUZHI=0000。BELL=39。139。139。139。 ELSIF CLK39。DA=1001。 SWYUZHI=0000。 THEN TMPA:=1001。 VHDL 部分 源程序如下： IF CLR=39。該系統(tǒng)輸入信號(hào)有： 系統(tǒng)清零信號(hào) CLR，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB。當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，主持人按下計(jì)時(shí)信號(hào)，則進(jìn)入計(jì)時(shí)狀態(tài)。當(dāng)其為低電平時(shí)， A， B，C， D 哪一個(gè)為高電平則輸出哪個(gè)，對(duì)應(yīng)的 LED 燈亮。039。 G=W4。 D1=39。 C1=39。 B1 =39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。LOCK:=39。139。039。139。139。039。139。039。039。039。 G=W2。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。LOCK:=39。139。139。139。039。039。039。039。139。139。139。139。139。139。139。) THEN G=0000。 VHDL 部分 源程序如下： IF (CLR=39。 搶答開(kāi)始后，當(dāng)有小組按下?lián)尨疰I，搶答信號(hào)判定電路 QDJB 通過(guò)緩沖輸出信號(hào)的反饋將本參賽組搶先按下按鍵的信號(hào)鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零， 組別顯示和計(jì)時(shí)會(huì)保存到主持人對(duì)系統(tǒng)進(jìn)行清零操作時(shí)為止。 搶答鑒別模塊的設(shè)計(jì)與實(shí)現(xiàn) 本模塊主要是對(duì)參與搶答的四組誰(shuí)先搶答做出判斷，將 搶答成功者的組別號(hào)進(jìn)行顯示，同時(shí)，與選手對(duì)應(yīng)的 LED 燈會(huì)亮起，蜂鳴器發(fā)出 23 秒鳴叫，表明搶答成功。 課程設(shè)計(jì)說(shuō)明書(shū) 6 4 單元模塊電路的設(shè)計(jì)和實(shí)現(xiàn) 根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為 三 個(gè)功能模塊：搶答信號(hào)鑒別模塊、計(jì)時(shí)模塊和揚(yáng)聲器控制電路 。 （ 4）編程與驗(yàn)證：用得到的編程文件通過(guò)編程電纜配置 PLD，加入實(shí)際激勵(lì)，進(jìn)行在線(xiàn)測(cè)試。仿真包括功能仿真和時(shí)序仿真。 課程設(shè)計(jì)說(shuō)明書(shū) 5 （ 2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析、仿真和編程使用。改進(jìn)了軟件的 LogicLock模塊設(shè)計(jì)功能，增添 了 FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter的協(xié)作設(shè)計(jì)。此外， Quartus II 通過(guò)和 DSP Builder工具與 Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP應(yīng)用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè) 計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。支持 MAX II CPLD系列、 Cyclone系列、Cyclone II、 Stratix II系列、 Stratix GX系列等。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。目前 Altera已經(jīng)停止了對(duì) Max+plus II 的更新支持。當(dāng)主持人給出倒計(jì)時(shí)停止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫。主持人對(duì)搶答結(jié)果 進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開(kāi)始回答問(wèn)題，計(jì)時(shí)顯示器則從初始值開(kāi)始以計(jì)時(shí)。搶答開(kāi)始時(shí)主持人按下?lián)尨饛?fù)位鍵（ RST），系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)課程設(shè)計(jì)說(shuō)明書(shū) 3 模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；組別顯示功能；蜂鳴器提示功能。