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正文內(nèi)容

eda實(shí)訓(xùn)報(bào)告總結(jié)(參考版)

2024-10-25 13:26本頁面
  

【正文】 在此誠(chéng)摯地向甕老師致謝。甕老師多次詢問設(shè)計(jì)進(jìn)程,并為我們指點(diǎn)迷津,幫助我們理順設(shè)計(jì)思路,精心點(diǎn)撥,時(shí)刻在幫助著我們?nèi)ヌ岣咦约?。?shí)訓(xùn)只要你認(rèn)真做了都是對(duì)自己能力一次很大的提高。雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個(gè)星期就匆匆的結(jié)束了,但在這兩個(gè)星期中收獲還是很多的?!凹埳险剚斫K覺淺,絕知此事要躬行。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。剛開始的時(shí)候是源程序中的錯(cuò)誤一直在那改,好不容易幾個(gè)模塊中的錯(cuò)誤都一個(gè)個(gè)排除了,但當(dāng)把他們放到一起時(shí)問題就又出現(xiàn)了。不能一有問題就希望要他人幫忙,一定自己先好好想想實(shí)在解決不了的再去問老師找同學(xué)。為了解決這些問題我和他們兩個(gè)都在的想辦法通過各種渠道尋找解決問題的方法。拿著EDA修改稿、資料書檢查出錯(cuò)的地方,一邊又一遍的校對(duì)分析其中的錯(cuò)誤。實(shí)訓(xùn)的第一天我們組三個(gè)人就開始對(duì)搶答器的各部分源程序進(jìn)行調(diào)試,由于剛開始對(duì)于quartus2軟件用的不是很熟練,所以在第一天幾乎上沒有啥大的進(jìn)展,一直都在改程序中的錯(cuò)誤。我們組搶答器的設(shè)計(jì)要求是:可容納四組參賽者,每組設(shè)置一個(gè)搶答按鈕供搶答者使用,電路具有第一搶答信號(hào)的鑒別和鎖存功能,系統(tǒng)具有計(jì)分、倒計(jì)時(shí)和倒計(jì)時(shí)鎖存等電路,輸入信號(hào)有:各組的搶答按鈕A、B、C、D,系統(tǒng)清零信號(hào)CLR,系統(tǒng)時(shí)鐘信號(hào)CLK,計(jì)分復(fù)位端RST,加分按鈕端ADD,計(jì)時(shí)預(yù)置控制端LDN,計(jì)時(shí)使能端EN,計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示;系統(tǒng)的輸出信號(hào)有:四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如LEDA、LEDB、LEDC、LEDD表示,四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干,搶答成功組別顯示的控制信號(hào)若干,各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。在此誠(chéng)摯地向甕老師致謝。甕老師多次詢問設(shè)計(jì)進(jìn)程,并為我們指點(diǎn)迷津,幫助我們理順設(shè)計(jì)思路,精心點(diǎn)撥。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì),感謝甕老師對(duì)我們的指導(dǎo),他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題,此外,還得出一個(gè)結(jié)論:知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值!有些東西以為學(xué)會(huì)了,但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事,所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想,顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面,知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。在編程過程中,我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。通過這次課程設(shè)計(jì),我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu),語言規(guī)則和語言類型。通過此次的實(shí)訓(xùn)課題,掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng),學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì),掌握了軟件、CPLD元件的應(yīng)用,受益匪淺,非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨,感謝老師在學(xué)習(xí)上給予的指導(dǎo),老師平常的工作也很忙,但是在我們學(xué)習(xí)的過程中,重來沒有耽擱過,我們遇到問題問他,他重來都是很有耐心,不管問的學(xué)生有多少,他都細(xì)心的為每個(gè)學(xué)生講解,學(xué)生們遇到的不能解決的,他都配合同學(xué)極力解決。本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì),利用Verilog HDL語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上,利用CPLD開發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真,從分離器件到系統(tǒng)的分布,每一步都經(jīng)過嚴(yán)格的波形仿真,以確保功能正常。同時(shí),感謝大專兩年來所有的老師,是你們?yōu)槲医饣笫軜I(yè),不僅教授我專業(yè)知識(shí),更教會(huì)我做人的道理。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助。一周的實(shí)訓(xùn)已經(jīng)過去了,我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西,熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問題的基本方法,更重要的是掌握了VHDL語言的基本設(shè)計(jì)思路和方法,我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用?,F(xiàn)在感覺到對(duì)這門課還只有很少的認(rèn)識(shí),所以希望很認(rèn)真的續(xù)下去。在學(xué)習(xí)的過程中,我深深體會(huì)到,學(xué)習(xí)不單單要將理論知識(shí)學(xué)扎實(shí)了,更重要的是實(shí)際動(dòng)手操作能力,學(xué)完了課本知識(shí),我并沒有覺得自己有多大的提高,感覺學(xué)到的很沒用,我們現(xiàn)在學(xué)到的還很少,只是編寫一些簡(jiǎn)單的程序。因此,任何復(fù)雜的程序在一個(gè)單CPU 的計(jì)算機(jī)中的運(yùn)行,永遠(yuǎn)是單向和一維的。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的,也可以是互為因果的。在接觸VHDL語言之前,我已經(jīng)學(xué)習(xí)了C語言,匯編語言,而相對(duì)于這些語言的學(xué)習(xí),VHDL 具有明顯的特點(diǎn)。前者以微細(xì)加工技術(shù)為代表,目前已進(jìn)入超深亞微米階段,可以在幾平方厘米的芯片上集成幾千萬個(gè)晶體管;后者的核心就是電子設(shè)計(jì)自動(dòng)化EDA技術(shù),由于本門課程是一門硬件學(xué)習(xí)課程,所以實(shí)驗(yàn)必不可少。首先,通過對(duì)這門課程相關(guān)理論的學(xué)習(xí),我掌握了EDA的一些基本的的知識(shí),現(xiàn)代電子產(chǎn)品的性能越來越高,復(fù)雜度越來越大,更新步伐也越來越快。如下是小編給大家整理的EDA實(shí)訓(xùn)心得體會(huì),希望對(duì)大家有所作用。在此誠(chéng)摯地向甕老師致謝。甕老師多次詢問設(shè)計(jì)進(jìn)程,并為我們指點(diǎn)迷津,幫助我們理順設(shè)計(jì)思路,精心點(diǎn)撥。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì),感謝甕老師對(duì)我們的指導(dǎo),他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題,此外,還得出一個(gè)結(jié)論:知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值!有些東西以為學(xué)會(huì)了,但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事,所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想,顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面,知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。在編程過程中,我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。實(shí)訓(xùn)心得通過這次課程設(shè)計(jì),我進(jìn)一步熟悉了Verilog HDL語言的結(jié)構(gòu),語言規(guī)則和語言類型。通過此次的實(shí)訓(xùn)課題,掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng),學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì),掌握了軟件、CPLD元件的應(yīng)用,受益匪淺,非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨,感謝老師在學(xué)習(xí)上給予的指導(dǎo),老師平常的工作也很忙,但是在我們學(xué)習(xí)的過程中,重來沒有耽擱過,我們遇到問題問他,他重來都是很有耐心,不管問的學(xué)生有多少,他都細(xì)心的為每個(gè)學(xué)生講解,學(xué)生們遇到的不能解決的,他都配合同學(xué)極力解決。本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì),利用Verilog HDL語言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上,利用CPLD開發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真,從分離器件到系統(tǒng)的分布,每一步都經(jīng)過嚴(yán)格的波形仿真,以確保功能正常。同時(shí),感謝大專兩年來所有的老師,是你們?yōu)槲医饣笫軜I(yè),不僅教授我專業(yè)知識(shí),更教會(huì)我做人的道理。最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助。一周的實(shí)訓(xùn)已經(jīng)過去了,我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西,熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問題的基本方法,更重要的是掌握了VHDL語言的基本設(shè)計(jì)思路和方法,我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。這次實(shí)訓(xùn)給我的最深的印象就是擴(kuò)大自己的知識(shí)面,了解更多與本專業(yè)有關(guān)的科技信息,與時(shí)代共同進(jìn)步,才能在將來成為有用的科技人才。七、實(shí)訓(xùn)心得體會(huì):通過本次EDA課程設(shè)計(jì)實(shí)訓(xùn),在了解到百年歷的基本原理的同時(shí),我還熟練掌握了Quartus II 軟件的使用方法,學(xué)會(huì)了怎么設(shè)計(jì)一個(gè)完整的系統(tǒng),并且意識(shí)到作為二十一世紀(jì)的跨世紀(jì)電子信息工程專業(yè)人才,這些軟硬件的應(yīng)用操作常識(shí)是必不可少的。調(diào)整,把日期時(shí)間調(diào)整到現(xiàn)在的日期時(shí)間上。按照各模塊的功能連接,調(diào)試。引腳綁定圖:經(jīng)過分析,可知每個(gè)控制引腳在EDA實(shí)驗(yàn)箱上對(duì)應(yīng)的按鍵。 thena0a0end。architecture behav of kong is begin process(k)begin if k=39。a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0))。
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