【正文】 reg [15:0。 reg [3:0] StartCount。 wire SDATA2,SCLK2,SLOAD2。 reg SDATA,SLOAD。 output SDATA2,SCLK2,SLOAD2。這 14 位數(shù)據(jù)的前 6 位是寄存器的地址， A/D 接收 到數(shù)據(jù)后解碼，接下來將收到的 8 位數(shù)據(jù)寫入對應的寄存器，即完成率對應寄存 28 A/D 寄存器配置程序 A/D 功能寄存器的配置部分程序如下： module AD_write_r(CLK48M,reset,SDATA2,SCLK2,SLOAD2 )。 圖 315 串行接口寫時序 如圖 315，在 SEN 電平為低時， FPGA 連接 SDI 信號的引腳準備好數(shù)據(jù)，然 后經(jīng) SCK 引腳發(fā)送一個上升沿，即可將一位數(shù)據(jù)寫入 A/D。 WM8200 寄存 器的配置方式為串行配置， FPGA 可以通過 SDI、 SDO、 SEN、 SCK 四個 引腳改寫 或者讀取相應寄存器的值。 A/D 驅動程序的設計與實現(xiàn) WM8200 的寄存器配置 WM8200 共有 24 個 8 位的寄存器，包括 RLC、 CDS、偏置電壓、放大倍數(shù)、 A/D 動態(tài)范圍、輸出方式等配置寄存器。26 s6_ccd: begin if(count_t6_ccdt6_ccd) ns_ccd=s6_ccd。 output rog_r_1,rog_g_1,rog_b_1,f1_1,f2_1,rs_1,clp_1。 input clk_ccd,rst_ccd。如圖 314 是 CCD 的輸出時序特性。 end22 CCD 圖像傳感器驅動軟件程序的實現(xiàn) CCD 傳感器輸出特性 CCD 傳感器單元感光后，其積累的電荷經(jīng)模擬移位電路輸出并放大，驅動時 鐘周期內輸出相應的模擬電壓信號。 end s5_ccd: begin if(count_t5_ccdt5_ccd) ns_ccd=s5_ccd。 end s4_ccd: begin if(count_t4_ccdt4_ccd) ns_ccd=s4_ccd。 end s3_ccd: begin if(count_t3_ccdt3_ccd) ns_ccd=s3_ccd。 end end s2_ccd: begin if(count_t2_ccdt2_ccd) ns_ccd=s2_ccd。//s1_ccd end s1_ccd:begin if(LineStart) begin ns_ccd=s2_ccd。 else begin case(cs_ccd) s0_ccd: begin if(!rst_ccd) ns_ccd=s0_ccd。 else cs_ccd=ns_ccd。b1001。b1000。b0111。b0110。b0101。b0100。b0011。b0010。b0001。b0000。//5417*2 reg[3:0] cs_ccd,ns_ccd。//2 parameter linepixel=2039。//3 parameter t9_ccd=439。//3 parameter t8_ccd=439。//8 parameter t7_ccd=439。//5 parameter t6_ccd=439。//3 parameter t5_ccd=439。//96 parameter t4_ccd=439。//240 parameter t3_ccd=739。 parameter t2_ccd=839。 reg[3:0] count_t9_ccd。 reg[3:0] count_t7_ccd。 reg[3:0] count_t5_ccd。 reg[6:0] count_t3_ccd。 3）傳輸控制：因為多 CCD 圖像采集過程中要產(chǎn)生很大的數(shù)據(jù)量，所以要實 現(xiàn)如緩存等的控制，使數(shù)據(jù)完整的傳至上位機。 圖 311 硬件驅動軟件功能劃分 1）寄存器配置：對 A/D 的功能寄存器進行配置，使 A/D 按照預定的工作方 式工作。 硬件驅動軟件系統(tǒng)的功能及需求劃分 硬件驅動軟件的作用是按照器件的要求與說明編寫 VHDL 代碼在 FPGA 內綜 合出的電路驅動器件正常工作。 5） A/D 配置模塊：按照芯片手冊的資料，把配置信息寫入 A/D 芯片的配置寄 存器，使之按照預定 的工作方式工作。 21 3）數(shù)據(jù)傳輸控制模塊：把由 A/D 驅動模塊送來的數(shù)據(jù)進行緩存，把數(shù)據(jù)按照 操作地址的方式交替的寫入 RAM，之后，再交替的傳給 camera link 驅動模塊。 1） CCD 驅動模塊 :產(chǎn)生 CCD 圖像傳感器所需的時鐘與脈沖，使之在觸發(fā)脈沖 的作用下，順序的輸出個個像素的模擬信號。 硬件驅動軟件系統(tǒng)模塊設計 本文的多 CCD 圖像采集系統(tǒng)硬件驅動軟件采用模塊化的設計思想，按照數(shù)據(jù) 流程可分為： CCD 傳感器的驅動、 A/D 的驅動、數(shù)據(jù)傳輸?shù)目刂啤?A/D 寄存器配 置、 camera link 驅動等模塊，如圖所示。 圖 312 自頂向下設計流程圖 這一思想，使得設計人員無需考慮目標器件，不用受到來自器件的約束，提高 了設計開發(fā)的效率，降低了風險，提高了產(chǎn)品上市的速度。這一過程被稱為自頂 向下的設計思想。由于 EDA 技術的出現(xiàn)，設計人員可以擺脫實際器件的限制，發(fā)展出了新 的，區(qū)別于以前的設計思想。 連接在一起必須是相同電氣標準的端口，接口標準的基本條件是 VCCO 電壓相同 [12， 20] 。當通過 IOB 模塊的存儲單元，外部信 號輸入到 FPGA 內部時，可降低其保持時間。如今， I/O 口可以支持和高的頻率，一些高端的 FPGA 支持高達 2 Gbps 的數(shù)據(jù)速率 [19] 。如圖 36 所示， FPGA 是由輸入輸出單和基本邏輯單元（可編程）及時鐘管 理等內嵌專用硬件模塊等幾部分組成 [12， 1718] 。 (1) 縮短開發(fā)周期（大幅縮短設計時間，更快地推出產(chǎn)品）； (2) 消除了器件停產(chǎn)所帶來的風險； (3) 通過豐富的 IP 與自動化工具，可以將開發(fā)資源集中在不同的產(chǎn)品線上； (4) 迅速應用最新的協(xié)議與規(guī)格； (5) 更有效率的工程師培訓（由高端到低成本的 FPGA 器件都通過同一種開發(fā) 15 模塊通過與 FO 模塊的不同連接方式實現(xiàn)了 FPGA 的開發(fā)目的 [1516] 。例如，在開發(fā)過程中使用 FPGA 與否，可以導致開發(fā)時間上 1/2 ~1/3 的差別。 利用 FPGA 進行數(shù)據(jù)處理的優(yōu)勢 FPGA 最大的優(yōu)勢特點就是能夠縮短開發(fā)所需時間。 Xilinx 公司的高端產(chǎn)品不僅內嵌了 DSP Core 模塊，還集成了 Power PC 系列 CPU [12， 21] 。通過嵌 入類似于專用乘法器等專用硬核，使乘法的運算速度得到了提高，廠商以此提高 了 FPGA 的性能。 DLL 的結構如圖 310 所示。 (6) 底層內嵌功能單元 現(xiàn)在的 FPGA 擁有越來越豐富的內嵌功能單元，使其可成為系統(tǒng)級 的設計工 具，因其具備了軟硬件聯(lián)合設計的能力?？煞譃樗念悾謩e為全局布線資源，長線資源， 短線資源，分布式布線資源，其區(qū)別是，分別完成了全局時鐘的布線，高速信號 和第二全局時鐘的布線，邏輯單元之間的布線，專有時鐘和復位的布線 [21] 。同時，單片 RAM 最大位寬為 36 bit,但在 RAM 的數(shù)量滿足的 情況下，可以通過級聯(lián)多片 RAM 的方式來獲得更大的 RAM。在工程實踐中，選擇芯片的一個重要因素是芯片 RAM 的數(shù)量。比較邏輯存在于 CAM 存儲器的每個存儲單元中，當數(shù)據(jù)被寫入后，會通過和 內部數(shù)據(jù)進行比較的方式得到相同數(shù)據(jù)的地址。 (4) 嵌入式塊 RAM（ BRAM） 為了拓展了 FPGA 的應用范圍和靈活性，大多數(shù) FPGA 都具有內嵌的塊 RAM。算術 邏輯由一個異或門（ XORG）和一個專用與門（ MULTAND）組成，一個 Slice 使 用一個異或門完成 2 bit 全加操作，提高乘法器的提高通過專用與門；進位信號和 函數(shù)復用器（ MUXC）組成進位邏輯，快速的算術加減法操作從而得以實現(xiàn)； 4 輸 入 LUT、分布式 RAM 或 16 bit 移 位寄存器由 4 輸入函數(shù)發(fā)生器用于實現(xiàn)；通過進 位邏輯包括兩條快速進位鏈提高 CLB 模塊的處理速度。組合邏輯、時序邏輯，分布式 RAM 和分布式 ROM 均可由每個 CLB 模塊實 現(xiàn)?？梢苑奖愕呐渲贸山M合邏輯 RAM 等電 路， 高度靈活的開關矩陣可以對其進行配置，以便處理組合邏輯、 RAM 等。圖 34 是 WM8200 器件手冊推薦的接口配置 圖 34 WM8200 推薦接口配置 16 圖 37 典型的 IOB 內部結構示意圖 (2) 可配置邏輯塊（ CLB） CLB 是組成 FPGA 的基本邏輯單元之一。 圖 33 WM8200 引腳圖 由圖 33 可知， WM8200 的外圍接口包括： （ 1）電源與地接口： DVDD DVDD2 、 AVDD、 DGND、 AGND AGND2； （ 2）控制接口： SEN、 SCK、 SDI； （ 3）信號輸入接口： RINP、 GINP、 BINP； （ 4）信號輸出接口： OP[7]~OP[0]； （ 5）時鐘接口： MCLK、 RSMP、 VSMP。 FPGA 與其他的邏輯電路一樣，同屬于 可編程器件，但是其有自己的特點，有很多邏輯單元，然后每個單元通過連接了 觸發(fā)器和查找表實現(xiàn)組合邏輯和時序邏輯，查找表實現(xiàn)組合邏輯，單元之間考連 線連接。它不但解決了定制電路 局限性，而且克服 PAl 等了原有可編程器件對研發(fā)人員對門電路數(shù)數(shù)量的限制 [1213] 。圖 35 是其中一個 A/D 芯片的外圍 原理圖，其他 4 個 A/D 芯片的外圍配置與之相同。 圖 32 WM8200 內部原理框圖 14 根據(jù)器件手冊和推薦電路，我們設計了如圖 35 的電路原理圖?？梢钥闯?， CCD 輸出的三路模擬信號分別通過 RINP、 GINP、 BINP 進入芯片，然后通過 RLC（復位電平鉗位）去除信號中的直 流成分，接著進行 CDS（相關雙采樣）處理，再通過 OFFSET DAC 調節(jié)信號的偏 置，之后經(jīng)過 PGA 放大到適合 A/D 模塊的輸入線性范圍，再通過 MUX（多路選 擇器）分時將處理后的模 擬信號送入 A/D 模塊進行轉換，最后根據(jù)配置的輸出方 式將數(shù)字信號輸出。 WM8200 強大的功能在于能夠實現(xiàn)模擬前端信號處理和 A/D 的高速轉換。 WM8200 需要 的模擬電壓和數(shù)字電壓，它的功耗最大僅需要 390 mW。這個參考電壓還可以 由芯片外部提供。 WM8200 中有一個 4 位的 DAC（ Digital toAnalogue Converter 數(shù)模轉換）模塊，用于提供內部參考電壓。三輸入單輸出的多路選擇器將三個模擬輸入通道的信號分 時送給 16 位的高速 A/D 轉換模塊。 WM8200 是一款轉換速率高達 40MSPS 的 16 位 A/D 轉換芯片。 11 圖 31 CCD 接口電路示意圖 WM8200 功能與特性 WM8200 是英國歐勝微電子生產(chǎn)的專用圖像處理 A/D 轉換芯片。 從圖 31 可以看出，在設計接口電路時要提供電源接口、控制接口、輸出接口 以及相應的模式配置。根據(jù) CCD 器件手冊， CCD 接口電路要提供以下配置： （ 1） CCD 工作電壓和參考電壓接口； （ 2） CCD 觸發(fā)信號接口； （ 3） CCD 驅動時鐘接口； （ 4） CCD 模擬輸出接口。 CCD 及 A/D 外圍驅動電路設計 CCD 外圍電路設計 CCD 外圍電路是整個 CCD 相機采集模塊的最前端，其性能的好壞直接關系到 圖像質量的優(yōu)劣。 FPGA 在完成復雜邏輯控制方面有獨特的優(yōu)勢， 能夠并行處理很多任務，基于 FPGA 的設計方案能夠有效地處理采集部分的邏輯 控制，完成系統(tǒng)任務。 性能參數(shù) （ 1）光學分辨率 600 dpi （ 2） 24 位真彩色 （ 3）掃描速度 （ 4）平均掃描精確度 +/ 3 像素 （ 5）標準掃描寬度 A0 （ 6）介質厚度 112 mm （ 7）進紙掃描控制采用現(xiàn)場可編程邏輯器件控制 （ 8）圖像采用美國國家半導體公司開發(fā)的視頻專用 CAMERALINK 傳輸方式 （ 9）系統(tǒng)軟件：自主開發(fā)采集圖像軟件 系統(tǒng)需求 （ 1）專用定制型海量數(shù)據(jù)處理 /存儲計算機 （ 1）推薦配置（ intel 酷睿 i3 及以上處理器， 8GB DDR3 1066 內存， 500GB 以上硬盤、帶有兩個及以上 PCIE X1 插槽） （ 1）計算機端超高速圖像采集板卡 （ 2）掃描儀所需專用線纜 （ 3） Windows 7 x64 操作系統(tǒng) （ 4）奧普易大幅面掃描儀專業(yè)掃描軟件 （ 5）圖形矢量化軟件