【正文】 模塊劃分 整個系統(tǒng)大體的模塊劃分如下圖所示 ： V I U _ t o p視 頻 輸 入 單 元 頂層M e m _ T e m p存 儲 一 幀 圖 像 所用 的 B l o c k R a mV O U _ t o p視 頻 輸 出 單 元 頂層I 2 C _ t o pI 2 C 寄 存 器 配 置 模 塊 頂 層P L L利 用 一 個 鎖 相 環(huán)實 現(xiàn) 時 鐘 倍 頻Y C b C r 2 R G B把 從 r a m 中 讀 出 的Y 數(shù) 據(jù) 用 算 法 處 理后 轉(zhuǎn) 換 成 R G B 數(shù) 據(jù) 圖 10 系 統(tǒng)模塊劃分框圖 更多論文 第 22 頁 共 48 頁 I2C_。 D/A轉(zhuǎn)換完成后接顯示器就能觀測到實際輸出的圖像。具體的算法實現(xiàn)方式見后文的模塊詳細設計部分。 視頻數(shù)據(jù)處理部分主要功能 視頻數(shù)據(jù)處理部分的主要功能是利用 Block Ram 中存儲的亮度分量數(shù)據(jù)，利用一定的電路結(jié)構(gòu)進行視頻數(shù)據(jù)處理，并將處理結(jié)果轉(zhuǎn)換成 RGB 格式的數(shù)據(jù)輸出給輸出時序發(fā)生兼數(shù)據(jù)輸出部分。對于進行實時視頻圖像處理，灰度圖像已經(jīng)足夠了。然后完成將需要的有效數(shù)據(jù)存儲進 memory 的過程。接下來的工作就是視頻輸入及存儲部分來完成。視頻數(shù)據(jù)是通過CCD攝像頭實時采集的。只有 I2C配置完成后才能進行開動后續(xù)的模塊進行視頻采集、處理及輸出的工作。而 SAA7105則需要被配置成可以接收 RGB565格式的輸入模式，并通過 VGA接口輸出模擬 RGB信號并在顯示器上顯示的功能。 TVP5150A和 SAA7105都有一個 SCL時鐘線和一個 SDA數(shù)據(jù)線，符合標準 I2C標準。如此反復直到最終結(jié)果無誤。 最后就可以將生成的二進制 bit文件下載到 FPGA中，觀察結(jié)果。因 為綜合后仿真基本能保證后仿真的正確性，且布局布線后仿真耗時較長，此處省略了這一步。 通過綜合后仿真就可以使用 ISE的布局布線工具進行布局布線。如果綜合后仿真出現(xiàn)錯誤，可以通過增加時鐘約束，重新綜合。綜合后需要使用 ModelSim進行一步后仿真，觀察波形保證后仿正確。綜合可以使 用 Xilinx自帶的 XST或使用 Synplicity公司的 Synplify軟件進行綜合。 RTL行為級功能仿真是整個設計的關鍵，需要確保完全正確，排除所有可能出現(xiàn)的錯誤。 RTL代碼完成后，利用 ModelSim進行行為級的 Debug，保證功能正確。本設計的 RTL代碼采用 Verilog HDL編寫。 ChipScope Pro工作時， ILA Pro core根據(jù)用戶設置的觸發(fā)條件捕獲數(shù)據(jù)，然后在 ICON Pro core的控制下，通過邊界掃描端口上傳到計算機，最后用 ChipScope Pro Analyzer顯示出信號波形。 一般來說， ChipScope Pro工作時需要在用戶設計中實例化兩種核，一是集成邏輯分析儀核（ ILA Pro core， Integrated Logic Analyzer Pro core），提供觸發(fā)和跟蹤捕獲的功能。由于其核只使用少量的查找表資源和寄存器資源，對原設計的影響很小。待觀測信號的設定也十分方便。同時也避免了大量的引腳問題。 ? 靈活性大：可觀測信號的數(shù)量和存儲深度僅由器件剩余的 Block Ram數(shù)量決定。其測試連接如下圖所示。另外，一臺邏輯分析儀要幾萬到幾十萬元，加個昂貴。首先在布完板后，測試腳的數(shù)量就固定了，不能靈活增加，當測試腳不夠用時，影響測試。連接邏輯分析儀到這些測試引腳，設定觸發(fā)條件，進行觀測。 FPGA 調(diào)試工具 ChipScope Pro 傳統(tǒng)的 FPGA調(diào)試的典型步驟如下：首先，設計 PCB版的人員要從 FPGA中拉出一定數(shù)量的測試管腳。 圖 5 ModelSim 添加 Xilinx 仿真庫流程圖 4 圖 6 ModelSim 添加 Xilinx 仿真庫流程圖 5 如果看到這三個庫已經(jīng)在 library框里 ， 則說明 ModelSim已經(jīng)成功調(diào)用了 Xilinx提供的的庫文件 ，利用 ModelSim已經(jīng)可以對設計進行綜合或布線后的仿真。 第六步：關掉工程，重啟 modelsim。修改后的內(nèi)容如下： [Library] std = $MODEL_TECH/../std ieee = $MODEL_TECH/../ieee verilog = $MODEL_TECH/../verilog vital2021 = $MODEL_TECH/../vital2021 std_developerskit = $MODEL_TECH/../std_developerskit synopsys = $MODEL_TECH/../synopsys modelsim_lib = $MODEL_TECH/../modelsim_lib simprim_ver = G:/EDA/Xilinx/simprim_ver（庫的路徑，以下同） unisim_ver = G:/EDA/Xilinx/unisim_ver xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver 更多論文 第 16 頁 共 48 頁 注意的是，這個文件是只讀屬性。這三個庫 所需要的 modelsim指令分別如下： v – work simprim d:Xilinx/VHDL/src/simprims/ v – work simprim d:Xilinx/VHDL/src/simprims/ v – work simprim d:Xilinx/VHDL/src/simprims/ v – work unisim d:Xilinx/VHDL/src/unisims/ v – work unisim d:Xilinx/VHDL/src/unisims/ v – work unisim d:Xilinx/VHDL/src/unisims/ v – work unisim d:Xilinx/VHDL/src/unisims/ v – work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd 第五步：把庫建好后，接下來的事情就是使它成為 modelsim 的標準庫。 第四步：按照上面的方法，編譯另外兩個庫。編譯完之后，你會發(fā)現(xiàn)你的工程文件夾下出現(xiàn)了一個 simprim文件夾，里 面又有很多個文件夾。我們首先就是要建的就是這個庫。 第一步：在 modelsim環(huán)境下，新建工程，工程的路徑與你想把庫存儲的路徑一致。 我們要為 modelsim生成的是標準庫。 Unisim_ver :如果要做綜合后的仿真，還 要編譯這個庫。 首先，介紹一下這三個庫。接下來會詳細介紹使用 ModelSim進行后仿真時如何調(diào)用 Xilinx的器件庫。而綜合后門級功能仿真以及實現(xiàn)后仿真都需要廠家器件庫的支持。第三，使用 ISE中的 Test Bench Waveform工具為當前的設計提供一個測試模板，并且在模板中添加設計激勵，或者用 HDL語言編寫 Test Bench激勵文件，在具備了上述條件后，就可以從 ISE的當前資源管理操作窗口中直接啟動Models而仿真工具并運行仿真。 從 ISE集成開發(fā)環(huán)境中直接啟動 ModelSim工具 進行仿真首先必須在 ISE中設置 ModelSim路徑，同時還必須具備以下三個條件 :第一，啟動 ISE集成開發(fā)環(huán)境并建立一個 FPGA/CPLD的工程項目 。時序仿真主要用來驗證程序在目標器件中的時序關系。功能仿真又稱行為 級 仿真或前仿真，是在不考慮器件延時的理想情況 下對源代碼直接進行邏輯功能的驗證。支持 VHDL和 Verilog HDL混合仿真 。 在本文設計中，綜合工具使用 ISE自帶的 XST，仿真工具使用 ModelSim，下一節(jié)中將簡要介紹 ModelSim仿真軟件。Synplify、 Synplify Pro 以綜合速度快，優(yōu)化效果好而備受關注，成為目前業(yè)界最流行的高效綜合工具之一?？膳c ISE配合使用的 EDA工具有 LEDA寄存器傳輸級分析工具， Synplicity公司的 Synplify、 Synplicity Pro、 Amplify Physical Optimizer等綜合工具與 Identify驗證工具， Mentor公司的 LeonardoSpectrum綜合工具和 Seamless一CVS聯(lián)合驗證工具， Synopsys公司的 Formality驗證工具和 PrimeTime時序分析工具等。 另外， ISE的 Core Generator和 LogiBLOX工具可以方便生成 IP Core(IP核 )與高效模塊為用戶所用，大大減少設計的工作量，提高了設計效率與質(zhì)量。編寫代碼時可以使用編寫向?qū)晌募^和模塊框 圖， 也可使用語言模板幫助編寫代碼。 ? ISE有豐富的在線幫助信息，結(jié)合其技術支持網(wǎng)站，一般設計過程中可能遇到的問題都能得到很好的解決。 ? ISE界面風格簡潔流暢，易學易用。 ISE是 Xilinx FPGA/CPLD的綜合性集成平臺，該平臺集成了從設計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、芯片下載與配置、功率分析等幾乎所有設計流程所需的工具。 軟件環(huán)境 軟件環(huán)境主要對整個系統(tǒng)設計中所使用的設計 工具，仿真工具，綜合工具，布局布線工具以及調(diào)試工具進行逐一介紹，闡明如何協(xié)同使用這些 EDA工具來完成這個系統(tǒng)的設計。 SAA7105在接收到 RGB565的數(shù)字信號后，將其轉(zhuǎn)換成模擬信號并通過 VGA接口輸出到顯示器上顯示。 Spartan3A DSP1800A FPGA芯片接收到輸入的視頻信號后，通過視頻處理并將結(jié)果轉(zhuǎn)換成符合 SAA7105能夠接受的 RGB565格式后輸入 SAA7105芯片中。 硬件環(huán)境整體描述 V Gt v p 5 1 5 0 at v p 5 1 5 0 aS p a r t a n 3 A D S P 1 8 0 0 A F P G AS A A 7 1 0 5A q u i l a 開 發(fā) 板視 頻 輸 入視 頻 輸 入V G A 接 口C V B S輸 出接 顯 示 器 輸 出接 T V 輸 出R e s e t B u t t o nJ T A G 接 口 圖 1 系統(tǒng)設計硬件環(huán)境示意圖 如上圖所示，開發(fā)板的最左端的兩塊 TVP5150A接收外部輸入的視頻信號，將模擬視頻信號轉(zhuǎn)換成符合 ITUR YCbCr視頻數(shù) 字信號后，輸入 FPGA接受視頻處理。優(yōu)化結(jié)構(gòu)后的 TVP5150A可以使其工作在超低功耗模式下，在 正常工作模式下，它僅消耗 115mW，而在掉電模式下，消耗將低于 1mW， TVP5150A這樣的超低功耗特點特別適合被使用在嵌入式這樣的應用環(huán)境中。其輸出方式通過設置內(nèi)部寄存器控制?？蛇x擇的 PAL, NTSC及 CVBS輸出降低串色 。 DACs輸出可以調(diào)節(jié) ?？赏ㄟ^設置中斷引腳進行熱插拔檢測 。 SAA7105 的主要特點 視頻編碼器 SAA7105的主要有以下特點 :帶有完整的高質(zhì)量的定標器和抗抖動濾波器數(shù)字式 PAL/NTSC編碼器 。 SAA7105的 IIC總線接口，可以按照主模式或從模式工作。 SAA7105輸入信號可以是符合 數(shù)字色差信號 (CbYCr)或者是 MPEG解碼的數(shù)據(jù) 。、 USB、 Firewire、 CAN、SPI 和 I2C ? 高級接口支持 26 種不同的單端與差分 I/O 標準 ? 完全符合熱交換的要求，并且支持 的電源電壓 ? I/O 引腳多達 519 個 ? 單位 I/O 的數(shù)據(jù)傳輸速率為 622+ Mb/s ? 多級存儲器架構(gòu) ? 高達 373 Kb 的分布式 SelectRAM? + 存儲器 ? 每個 LUT都可作為單端或雙端 RAM/ROM使用 ? LUT可以級聯(lián)構(gòu)成更大的存儲器 ? 用于 FIFO 的靈活存儲器和 緩沖器 ? 高達 Mb 的嵌入式 block RAM ? 最多可級聯(lián) 3126 個同步 18Kb block RAM 模塊 ? 每個 18Kb RAM塊可以被配置為單端 /雙端 RAM ? 支持多種縱橫比、數(shù)據(jù)寬度轉(zhuǎn)換和奇偶性 ? 常用的低成本外部存儲器 ? Spartan3A DSP FPGA 通過像 HSTL 和 SSTL 這樣的接口與常用的低成本存儲器連接。 Spartan3A DSP FPGA的特性： ? XtremeDSP DSP48A Slice 更多論文 第 10 頁 共 48 頁 ? DSP48A 可以在最低的速度級別下實現(xiàn) 250MHz 的工作頻率 ? DSP48A slice 實現(xiàn)先進的 DSP 功能，從而實現(xiàn)了高于 30 GMACS 的性能 ? 可配置邏輯塊可用來存儲數(shù)據(jù)或?qū)崿F(xiàn)邏輯功能 ? 精確的時鐘管理資源 ? 高級 I/O 結(jié)構(gòu) ? 18 位 x 18 位、 2 進制補碼乘法器，具有完全準確的 36 位結(jié)果、符號可以擴展到 48 位 ? 預加法器為使用的每個 DSP48A 節(jié)省了 9 個邏輯 slice