【正文】 DSP外部的設(shè)備 (如 UART， ADC 等 )可以通過中斷打斷任務(wù)， DSP/BIOS 根據(jù)硬件中斷管理( HWI)中的設(shè)置調(diào)用相應(yīng)的中斷服務(wù)程序處理中斷。 將 DSP/BIOS 操作系統(tǒng)根據(jù)自己的需要剪 裁完畢，形成配置文件，然后在此基礎(chǔ)上將自定義的算法與控制程序作為線程插入任務(wù)循環(huán)。 DSP/BIOS[22]以模塊化方式提供給用戶對線程、中斷、定時器、內(nèi)存資源、所有外設(shè)資源的管理能力都可以根據(jù)需要剪裁。利用實時操 作系統(tǒng)開發(fā)程序，可以方便快速的開發(fā)復(fù)雜的 DSP程序。然后 DSP 讀取 SDRAM 中的數(shù)據(jù)并進行相關(guān)的處理，處理完后送 FPGA 產(chǎn)生視頻信號的時序邏輯，然后送視頻 D/A 處理器 (SAA7105H )，最后通過 VGA 視頻接口輸出。 P i n 1P i n 5P i n 6P i n 1 0P i n 1 1P i n 1 5D B 1 5 V G A C o n n e c t o r 圖 48 DB15 連接器 DB15 connector XX 大學(xué)畢業(yè)設(shè)計（論文） 25 視頻信號的鏈接如圖 49所示： 161 151 01 5G N DR e dG r e e nB l u eH o r i z o n t a l S y n cV e r t i c a l S y n cD B 1 5 C o n n e c t o rV G A _ R E DV G A _ G R E E NV G A _ B L U EV G A _ H S Y N CV G A _ V S Y N C2 7 0 Ω2 7 0 Ω2 7 0 Ω8 2 . 5 Ω8 2 . 5 Ω 圖 49 視頻信號的鏈接 The Link of video signal XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 26 5 系統(tǒng)軟件設(shè)計 軟件實現(xiàn)的總體方案 系統(tǒng)工作的時候，經(jīng)過 CCD 圖像傳感器采集復(fù)合視頻信號，經(jīng)過視頻 A/D 處理器(SAA7115)轉(zhuǎn)換成 8 bit 的數(shù)字信號。前后門拱的間隔是前后同步脈沖時間，在這些時段信息不能顯示。 通過 VGA RED， VGA BLUE， VGA GREEN 置高或低來產(chǎn)生 8 種顏色，如表 44 所示 ： 表 44 輸出顏色配置說明 表 Table 44 Output color configuration diagram VGA RED VGA GREEN VGA BLUE Resulting Color 0 0 0 Black 0 0 1 Blue 0 1 0 Green 0 1 1 Cyan(青 ) 1 0 0 Red 1 0 1 Magenta（品紅） 1 1 0 Yellow 1 1 1 White VGA 信號 [21]的時序由視頻電氣標(biāo)準(zhǔn)委員會 (VESA)規(guī)定，圖 47 說明了每個時序的聯(lián)系。在掃描過程中，受行同步信號控制，逐點往右掃，完成一行掃描的時間倒數(shù)為行頻；同時又在行同步脈沖期內(nèi)回到屏幕的左端，從上往下形成一幀，在垂直方向上受場同步信號控制，完成一幀的時間倒數(shù)為場頻。每個電阻與終端的 75 歐電纜電阻相結(jié)合，確保顏色信號保持在 VGA 規(guī)定的 0V~ 之間。 I D _ R 0 ~ I D _ R 7C E 0 LC E 1 LO E LR / W LA 0 L ~ A 1 6 LS E M LI N T LB U S Y LM / SS D R A MI D T 7 0 V 0 9 L 1 5總 線 控 制 器S N 7 4 L V C 2 4 5總 線 控 制 器S N 7 4 L V C 2 4 5R T S 0L L C 2模 式 選擇S A A 7 1 1 5M 0M 1M 2X i l i n xX C 3 S 1 0 0 E電 源J T A GF l a s hM 2 5 P 1 6D S P8 位 數(shù)據(jù) 總 線使 能 信 號使 能 信 號1 7 位 地 址 線G N D懸 空V C C 圖 45 外圍電路以及和 SDRAM 的連接 Peripheral circuit and SDRAM connected I D _ R 0 ~ I D _ R 7C E 0 LC E 1 LO E LR / W LA 0 L ~ A 1 6 LS E M LI N T LB U S Y LM / SS D R A MI D T 7 0 V 0 9 L 1 5總 線 控 制 器S N 7 4 L V C 2 4 5總 線 控 制 器S N 7 4 L V C 2 4 5R T S 0L L C 2模 式 選擇S A A 7 1 1 5M 0M 1M 2X i l i n xX C 3 S 1 0 0 E電 源J T A GF l a s hM 2 5 P 1 6D S P8 位 數(shù)據(jù) 總 線使 能 信 號使 能 信 號1 7 位 地 址 線G N D懸 空V C C 圖 46 FPGA 與 SAA7105H 的連接 The Connection of FPGA and SAA7105H XX 大學(xué)畢業(yè)設(shè)計（論文） 23 VGA信號工作原理 編碼芯片 SAA7105H 通過串聯(lián)電阻直接驅(qū)動 5 個 VGA 信號。 SAA7105H[19][20]采樣率為 27MHz，三個 DAC： CVBS ( BLUE， CB)； VBS (GREEN，XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 22 CVBS)； C (RED， CR)；支持硬件指針，可編程的 5line 反梳狀濾波，快速 I2C 總線控制端口 (400KHz )；可編程控制水平和垂直輸入同步相位；把亮度和色彩差分信號 (CBYCR)或數(shù)字 RGB 信號編碼成模擬 CVBS， SVideo 和可選的 RGB 或 CRYCB信號；支持通用的 16Bits 4： 2： 2 CBYCR 和 RGB，以及 CBYCR輸入格式。內(nèi)部塊擦除時間 0. 6S，整個 內(nèi)存擦除時間 13S。 XX 大學(xué)畢業(yè)設(shè)計（論文） 21 XC3S100E4TQ144C管腳功能特性 本設(shè)計系統(tǒng)中采用 TQFP 封裝形式，在 BPI 配置模式下僅支持 20 位地址輸出。根據(jù)適配后的仿真模型，進 行適配后的門級仿真。 第四步：對 Verilog 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件。 第三步：編譯源代碼，使之成為機器能識別的表達式。 FPGA 設(shè)計流程大致一樣，具體設(shè)計步驟如下： 第一步：按照 “ 自頂向下 ” 的設(shè)計方法進行系統(tǒng)劃分。對于 ASIC 設(shè)計，采用 FPGA 在實現(xiàn)小型化、集成化和高可靠性的同時，還減少了風(fēng)險，降低了成本，縮短了周期。因此當(dāng) FPGA/CPLD 芯片及其開發(fā)系統(tǒng)一問世，就在數(shù)字系統(tǒng)設(shè)計領(lǐng)域占據(jù)了重要地位。這種芯片具有可編程和實現(xiàn)方案容易改動的特點。 以 FPGA為核心的電路設(shè)計 FPGA(Field programmable Gates Array 現(xiàn)場可編程門陣列 )和 CPLD(Complex Programmable Logic Device 復(fù)雜可編程邏輯器件 )屬于高容量的可編程邏輯器件，是在PAL， GAL 等簡單 PLD 的基礎(chǔ)之上發(fā)展起來的。 2） 本系統(tǒng)實際電路設(shè)計如圖 44 所示 MAX3232CSE[16]可以將串口設(shè)備需要發(fā)送的 TTL/CMOS 邏輯電平轉(zhuǎn)換成 RS232 電平，同時也可以將要接收的 RS232 邏輯電平轉(zhuǎn)換成 TTL/CMOS 電平。所謂波特率，即每秒鐘 傳送的二進制位數(shù)，其單位為 bit/s(bit per second)，它是衡量傳輸串行數(shù)據(jù)速度快慢的重要指標(biāo)。在電器特性方面標(biāo)準(zhǔn) RS232 接口的規(guī)定是：對于數(shù)據(jù)傳輸線 RxD 和 TxD，邏輯 “ 1”對應(yīng)的電平是 15V~3V，邏輯 “ 0” 對應(yīng)的電平是 +3V~ +15V。 1969 年，美國電子工業(yè)協(xié)會 (EIA)將 RS232C(簡稱 RS232)定為串行通信接口的XX 大學(xué)畢業(yè)設(shè)計（論文） 19 電器標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)定義了數(shù)據(jù)終端設(shè)備 (DTE)和數(shù)據(jù)通信設(shè)備 (DCE)[14][15]間按位串行傳輸?shù)慕涌谛畔?，合理安排了接口的電器信號和機械要求，適合于數(shù)據(jù)傳輸速率在 0~20210bit/s范圍內(nèi)的通信。本設(shè)計系統(tǒng)采用圖 43 所示無源晶振電路 。 GPI04=1 則關(guān)閉內(nèi)部振蕩器，由外部時鐘源作為內(nèi)部時鐘XXX：基于 DSP和 FPGA的圖像處理系統(tǒng)設(shè)計 18 電路輸入端。其主要功能引腳定義如表 42 所示： 表 42 AM29LV033C 管腳功能 Table 42 AM29LV033C pin function 引腳名 功能說明 特性 A0~A21 22 位地址總線 DQ0~DQ7 8 位數(shù)據(jù)總線 單項輸出，高阻 OE 輸出使能 雙向三態(tài)，輸入輸出高阻 WE 寫使能 低電平有效 CE 片選信號 低電平有效 RESET 硬件復(fù)位信號 低電平有效 RDYBY 讀 ——忙輸出信號 ACC 硬件加速針 4） DSP 和 AM29LV033C 的硬件電路圖如圖 42 所示 DSP 時鐘電路設(shè)計 TMS320VC5501 芯片的工作時鐘源通過外部管腳 X2/CLKIIN 和 X1 供給內(nèi)部內(nèi)部的振蕩器和數(shù)字鎖相環(huán)，通過倍 頻和分頻系數(shù)產(chǎn)生 DSP 核及其相關(guān)模塊外部接口的時鐘。 AM29LV033 是 4MBits 的 Flash_ ROM，共有 22 根地址總線和 8 位數(shù)據(jù)總線，本設(shè)計中只使用了其中的 20 位地址線 AO~A19，即 1M 位的存儲空間。 兼容問題：選擇邏輯控制芯片，以滿足程序擴展與數(shù)據(jù)擴展， IO 口擴展的兼容問題。盡量選大容量芯片，以減少芯片的組合數(shù)量，提高系統(tǒng)的抗干擾能力及系統(tǒng)的性能性價比。 編程操作：在編程電源端加上規(guī)定的電壓，片選端和讀允許端加入要求的電平，通過寫入工具就可以將數(shù)據(jù)固化到 ROM 中。 維持操作：一旦片選控制線無效，存儲器處于維持狀態(tài)。 讀操作：因為 ROM 內(nèi)容不能改寫，所以程序存儲器只能進行讀操作。 2） DSP 和 IDT70V09L15P[10][11]之間的電路連接如圖 41 所示 ： 圖 41 DSP 和 SDRAM 的硬件整體連接 DSP and SDRAM hardware connection 3） DSP 外部程序存儲器 FLASH 接口電路設(shè)計 TMS320VC5501 程序地址總線為 20 位 (A2~ A21） ；數(shù)據(jù)總線位 32 位 ( DO~ D31)。 b. 6 條總線： 1 條程序總線； 3 條內(nèi)部數(shù)據(jù)讀總線； 2 條內(nèi)部數(shù)據(jù)寫總線 c. 片上存儲器： 16Kx16Bit 片上 DARAM； 16Kx16Bit 的片上 ROM d. 8Mx 16Bit 擴展空間，提供無縫連接的 EMIF 接口，外接存儲器類型為： SARAM；異步 EPROM； SDRAM； SBRAM[9] e. 片上外設(shè)： 6 個通道 DMA 控制器；兩個 McBSPs(多通道緩沖串口 )；可編程模擬鎖相環(huán)時鐘發(fā)生器 (APLL)； 8 個 GPIO 管腳和 1 個輸出標(biāo)志引腳 (XF)； 1 個 I2C 接口和 1個 UART 接口， 1 個 8 位 HPI 接口， 4 個 64 位定時器； 2 個通用定時器； 1 個看門狗定時器； 1 個 DSP/BIOS 計數(shù)器。 DSP外圍電路設(shè)計 本系統(tǒng)采用的核心 DSP 處理器芯片型號為 TMS320VC5501 PGF[8]，是 TI 公司推出的新一代高性能，低功耗 (功耗低于 200mW )，主頻 30MHz 雙乘一加單元定點數(shù)字信號處理器芯片， 176 腳的 PQFP 封裝形式，同 BGA 封裝形式相比具有易于焊接和測試的特點。 5） 帶有 4 個鎖相環(huán)電路，可提供時鐘鎖定、時鐘管理和時鐘移位功能，可以降低時鐘的延遲和抖動，并可提供時鐘的 1 倍至 60 倍的倍頻與 1 到 256 的分頻，可編程時鐘相位和延遲相移。 3） 豐富，靈活的邏輯資源 ： 2160 個邏輯單元，包括可選移位寄存器或分布式