【正文】 圖像編碼程序設計 流程圖如圖 所示： S A A 7 1 2 1 寄存 器 初 始 化置 位 幀 信 號置 位 行 信 號置 位 像 素 時鐘 信 號輸 出 圖 像 數(shù) 據(jù)清 零 像 素 時鐘 信 號像 素 時 鐘 計 數(shù) 1 = 0 ？清 零 行 信 號行 信 號 計 數(shù) 值 1 = 0 ？清 零 幀 信 號一 幀 顯 示。 CPU在 1 個時刻只能處理一路數(shù)據(jù)，因此在DM642 外擴展了 2 個 SDRAM，在系統(tǒng)工作的 任一時刻，一個御用圖像的采集，采集部分向該存儲區(qū)寫圖像數(shù)據(jù)，另一個用于外不對圖像的讀取， DSP 可以讀取該存儲區(qū) 中的圖像數(shù)據(jù) （程序見附錄 B） 。 開 始B O O T F R O M F L A S H系 統(tǒng) 初 始 化數(shù) 據(jù) 采 集 編 碼一 幀 結 束 ？圖 像 處 理數(shù) 據(jù) 解 碼 顯 示一 幀 結 束 ？NYYN主 程 序 圖 主程序設計流程圖 如圖 主程序對整個系統(tǒng)硬件進行初始化，包括 DM642 的上電初始化、 DM642的寄存器和系統(tǒng)配置引腳的設置、利用 I2C 總線對 TVP5150 和 SAA7121 進行寄存器設置 （程序見附錄 B） 。 TPS54310 是集成功 率 MOSFET 的 DCDC 調整器 IC 系列 SWIFT 的成員， 3V至 6V輸入， 0. 9V到 3. 3V可調輸出，連續(xù)額定電流達 3A，集成了構成同步整流 BUCK 型 DCDC 模塊所有需要的有源器件，此芯片的電壓輸出范圍 0. 9V～ V 3. 3V，誤差在 1%以內 。 圖 電源電路 為 I/O 外圍供電的轉換電路如圖 所示。 TMS320DM642 芯片對于內核和 I/O 端口上電順序沒有特別的要求，主要保證兩種電壓上電前后不超過 1s 就可以了。 講究供電次序的原因在于 ： 如果只有 CPU內核獲得供電，周邊工 I/O 沒有供電，對芯片是不會產生任何損害的，只是沒有輸入 /輸出功能而已 ； 如果反過來，周邊 I/O 得到供電而 CPU 內核沒有加電，那么芯片緩沖 /驅動部分的二極管將處在一個未知狀態(tài)下工作，這是非常危險的。關閉電 源時，先關 I/O 電源，再關內核電源。 TMS320DM642 芯片需要兩種電源，分別為 CPU核心和周邊 I/O 接口供電。 電源設計 對于 TMS320DM642 高速電路，需要有穩(wěn)定干凈的電源，電路板上有 5V電源接口，分別經過兩路電壓轉換電路產生 1. 4V和 3. 3V電壓，分別為 DSP 芯片內核和 I/O 外圍供電，其中 3. 3V還分為數(shù)字和模擬兩種。 本系統(tǒng)采用外部時鐘方式， 50MHZ 有源晶振輸出時鐘信號再經 DSP 內部分頻作為系統(tǒng)工作時鐘。本系統(tǒng)的復位電路如圖 所示。正常工作為高電平，低電平復位。由于微機電路是時序數(shù)字電路，它需要穩(wěn)定的時鐘信號，因此在電源上電時，只有當 VCC 超過 低于 以及晶體振蕩器穩(wěn)定工作時，復位信號才被撤除，微機電路開始正常工作。一般微機電路正常工作需要供電電源為 5V177。 基于 DSP的圖像采集系統(tǒng)設計 第 21 頁 共 51 頁 圖 I2C 接口擴展 由 IIC_SEL 信號控制 I2C 通道的選擇， IIC_SEL 信號引腳可連接到 DM642 的 GPIO引腳上，或者連接到系統(tǒng)中的 CPLD 芯片的輸出引腳，當 IIC_SEL=0 時， B1 口有效，可以使用 SCL 和 SDA 配置 TVP51501 和 TVP51503 芯片；當 IIC_SEL=1 時， B2 口有效，可使用 SCL 和 SDA 配置 TVP51502 和 TVP51504 芯片 。 SN74CBT3257 是一種 1 輸入端口 2 個輸出端口的芯片，當S= /OE=0 時， B1 端口的 4 個引腳 1B1～ 1B4 與 A 端口的四個引腳 1A～ 4A 連通，利用該芯片的通道選擇功能設計 I2C 通道的擴展。 I2C 通信的時序如圖 所示。 I2C 總線的數(shù)據(jù)都是以字節(jié)（ 8 位）方式傳送的，發(fā)送器件每發(fā)送一個字節(jié)，在時鐘的第 9 個脈沖期間釋放數(shù)據(jù)總線，由接收器發(fā)送一個 ACK（把數(shù)據(jù)總線的電平拉低）來表示數(shù)據(jù)成功接收；相反，在時鐘周期第 9 個脈沖期間發(fā)送器釋放數(shù)據(jù)總線，接收器若不拉低數(shù)據(jù)總線表示一個 NACK 信號。 SDA 和 SCL 兩條信號線均處于高電平時， I2C 總線處于空閑狀態(tài)，總線上的所有器 基于 DSP的圖像采集系統(tǒng)設計 第 20 頁 共 51 頁 件釋放總線。 （ 4）主控設備接收到 ACK 后釋放數(shù)據(jù)總線，開始接收第 1 個數(shù)據(jù)字節(jié) 。 （ 2）發(fā)送地址字節(jié)到 I2C（ 7 位地址位 +1 位讀寫控制位） 。 （ 6）主控設備發(fā)送完成全部數(shù)據(jù)后，發(fā)送一個 STOP 停止位，結束 I2C 信號釋放總線控制權。 （ 4）主控設備接收到 ACK 位后開始發(fā)送第 1 個數(shù)據(jù)字節(jié)。 （ 2） 發(fā)送尋址字節(jié)（ 7 位地址位 +1 位讀寫控制位）。 I2C 協(xié)議的讀寫操作可以概括為如下步驟。發(fā)送 START 位后在發(fā)送被控制設備的地址，其中高 7 位為地址碼，第 0 位為讀 /寫控制標志 RW， RW=0 表示向被控制設備寫數(shù)據(jù)， RW=1 表示從被控制設備讀數(shù)據(jù)。在高頻信號電路中一般考慮使用小電阻，在低頻信號電路中無需使用，器件之間引腳可 基于 DSP的圖像采集系統(tǒng)設計 第 19 頁 共 51 頁 直連即可。 DM642 的 ASDCKE引腳與 SDRAM芯片的 CKE引腳相連， ASDCKE引腳上的信號作為 SDRAM 芯片同步時鐘使能信號， DM642 的 /ABE[7： 0]引腳分別與兩片 SDRAM 芯片的 DQM[3： 0]引腳連接，用于地位字節(jié)的讀寫操作。在圖 中，使用 /CE0 引腳產生 SDRAM 芯片的片選信號，即把兩片 MT48LC4M32B2 芯片擴展在 CE0 空間，外部存儲區(qū)的地址范圍為 0000 00000003 fff8。該芯片的類型很多，后綴不同工作頻率差別較大，在選擇芯片型號時一定要注意。本節(jié)以 MT48LC4M32B2型 SDRAM 芯片介紹 SDRAM 存儲器的擴展方法。 (3) 操作 FLASH 存儲器單元，讀寫數(shù)據(jù)。 T E A 2 2T C E 1F L A S H C S 圖 AM29LV033C 芯片片選信號 FLASH 存儲器的數(shù)據(jù)操作主要包括 3 個步驟： (1) 向 FLASH 頁中選擇控制寄存器寫入選擇關鍵字。可以作為程序存儲器，也可以作為FLASH 數(shù)據(jù)存儲器。 AM29LV033C 芯片的片選信號 CE和復位信號 與 DM642 復用 ，數(shù)據(jù)輸出使能信號 OE、寫使能控制信號 WE分別與 DM642 的 /TCAS /RE 引腳、 /TWE 引腳直連。 DM642 通過操作寄存器端口實現(xiàn)遍歷 FLASH 芯片所有地址單元的任務。為了解 決這一問題，在 DM642 電路系統(tǒng)中采用 CPLD 器件， 把 FLASH芯片的地址線引腳 A[21： 19]與 CPLD器件的輸入 /輸出引腳連接，通過 A[21:19]把 FLASH存儲區(qū)的 64 個扇區(qū)劃分為若干個頁，每頁包括多個扇區(qū) [12]。 扇區(qū)地址 A6===L 輸入 /輸出 扇區(qū)臨時解除保護 X X X 12V177。 X 高阻 禁止輸出 L H H H X 高阻 復位 X X X L X 高阻 扇區(qū)保護 L H L 12V177。 表 33 AM29LV033C 芯片總線操作 DM642 端操作 CE OE WE RESET 地 址 線 QD0~QD7 讀數(shù)據(jù) L L H H 輸入 輸出 寫數(shù)據(jù) L H L H 輸入 輸入 Standby模式 VCC177。AM29LV033C 芯片的數(shù)據(jù)存儲壽命大約為 20 年，具有很好的 穩(wěn)定性和可靠性，目前，該芯片具有兩種封裝形勢，這兩種封裝形式的引腳定義不同，在設計電路時要特別注意。通過片上的地址線 使能 不同的扇區(qū)。 AM29LV033C 是 AMD 公司提供的一種 FLASH 存儲器芯片，容量為 4M8 位，單電源供電，電源電壓范圍 ~，該芯片可以與 DM642 直接連接。 圖 SAA7121 與 DM642 連接圖 FLASH 拓展電路設計 DM642 片內不帶 FLASH 或 EEPROM，系統(tǒng)掉電后 DM642 存儲器中的數(shù)據(jù)或程序將全部丟失，所以 DM642 外部通常需要擴展 FLASH 存儲器，用于存儲程序和重要的數(shù)據(jù) [11]。 如圖 所示， CCIR601/CCIR656 標準的 YUV4:2:2 格式的數(shù)據(jù)從 TMS320DM642的 VP2D [2.. 9]管腳輸出，從 MP [0.. 7]管腳輸入，經過 ―DataManager‖模塊分離出 Y 信號與 CbCr 信號，送到 ―Encode‖模塊進行視頻信號的編碼，得到亮度和色差的數(shù)字信號，經過數(shù)模轉換模塊，數(shù)字視頻信號變換成模擬視頻信號，其中有 CVBS 輸出，也可以選擇 Y 和 C 信號的輸出。 (10) 可編程控制行同步和場同步信號的輸入相位 。 (8) 控制同步信號和消隱信號的上升 /下降時間 。 (6) 快速 I2C 總線控制 (400kHz)。 (4) 支持 8 位寬度的視頻信號輸入，格式為 CbYCr(CCIR601)，含有內嵌同步信號 SAV和 EAV。 (2) 數(shù)字化的 PAL/NTSC 解 碼器 。 SAA7121 是Philips 公司于 1997 年推出的視頻 解碼 芯片，雖然它推出的時間已經很久，但是由于其低廉的價格及強大的功能，至今仍然得到廣泛的使用。視頻輸出信號為 PAL/NTSC 復合視頻信號。硬件電路需要提供 TVP5150 所需要的 MHz 時鐘頻率， DM642 可通過 I2C 總線對TVP5150 的參數(shù)進行設置。 采集輸出的數(shù)字視頻數(shù)據(jù)送入 DM642VPORT 端口的 5 120 Bytes 大小的緩沖區(qū)。 TVP5150 在上電時會根據(jù) YOUT[7]上的電位高低決定 X 代表 0，還是 1。具體操作是在對應的寄存器中選擇視頻流的起始行和結束行，控制圖像的縱向長度，選擇單行的起始位置和結束位置并利用圖像的 AVID 功能控制圖像的水平寬度。由于采用 ITUR 碼流格式，圖像的水平同步、垂直同步、場同步等同步信號已內嵌在視頻數(shù)據(jù)流中，并且考慮到 DM642 每個 VPORT 口預留的 3個用以接收同 步信號的 VPOCTL[0..2]控制引腳，只能滿足一路視頻同步信號的要求 所以在設計過程中省略同步信號線的連接。視頻輸入解碼模塊接口電路原理功能框圖如圖 所示。外部時鐘頻率 或 27MHz，用過 I2C 接口配置內部寄存器 。 TVP5l50 支持 2 個復合端子或 1 個 S 端子輸入，可輸出 ，并支持 Macrovision 復制保護及高級 VBI 功能。 DSP 外圍電路設計 視頻輸入接口電路 視頻輸入解碼模塊由 1 個 TVP5150 型視頻解碼器及外圍電路組成，主要功能是將每 路 CCD 攝像頭采集輸入的標準 PAL 制電視模擬信號發(fā)送到視頻 編碼 器，完成視頻圖像的箝位及抗混疊濾波等預處理、模擬數(shù)字化轉換及亮度 /色度、水平 /垂直同步等信號的分離，實現(xiàn)模擬視頻信號轉換為數(shù)字并行信號 碼流格式。程序代碼和數(shù)據(jù)可以放 在這個統(tǒng)一地址空間中的任何地方。狀態(tài)和控制寄存器映射到存儲區(qū)， EDMA 傳送優(yōu)先級控制，支持中斷報告，支持外部設備 EDMA 傳輸，支持 EDMA 串接 (Chaining) 。 Linking 和 Chaining 使得僅僅被 CPU 初始配置之后， DMA能夠連續(xù)的自動運行。 ―Linking‖是在一個事ECLKINSEL0 ECLKINSEL1 模式 0 0 ECLKIN* 0 1 CPUCLK/4 1 0 CPUCLK/6 1 1 ECLKIN 基于 DSP的圖像采集系統(tǒng)設計 第 12 頁 共 51 頁 件被觸發(fā)時，允許一個序列進行傳輸 。 EDMA 支持 64 路獨立觸發(fā)的事件傳輸。另外， CE [0.. 3]也是更高位地址信號的譯碼輸出。 表 32 時鐘源設置 需要注意的 是，雖然 TMS320DM642 的尋址能力是 32bit，但是經 EMIF 直接輸出的地址信號是 EA [3..22]，最低位是 EA3，而不是 EA0。 TMS320DM642 可配置 EMIF 的時鐘源，可以是內部時鐘 也可以是 外部時鐘，有ECLKINSEL0 和 ECLKINSEL1 兩個管腳 (和管腳 EA19, EA20 復用 )復位時的狀態(tài)決定。 EMIF 中 有四個片使能，能夠支持 64bit, 32bit, 16bit 和 8bit 的外部器件，有 3 個寄存器控制器。該DSP 的 EMIF 是 64bit，具有很強的接口能力，不僅具有很高的