【正文】 )。 ylabel(39。f (KHz)39。)。 title(39。 plot(f,Ps2)。 axis([0 2 30 30])。SSB 調(diào)制信號(hào)波形 39。 plot(t,ssb)。)。 ylabel(39。f (KHz)39。)。 title(39。 plot(f,Ps1)。 axis([0 2 5 5])。調(diào)制信號(hào)波形 39。 plot(t,mt)。 Ps2=S2.*conj(S2)/T。 ssb=A1*real(mt1.*exp(i*2*pi*fc*t))。 Ps1=S1.*conj(S1)/T。 ct=A2*cos(2*pi*fc*t)。 A2=10。 fc=100000。 32 f=linspace(Bs,Bs,N)+eps。 Bs=N*df/2。 df=1/(N*dt)。) 相移法： close all clc clear %設(shè)置仿真參數(shù) global dt t f df N N=2^10。 title(39。 plot(frqY1,Y1)。)。 title(39。 subplot(223)。調(diào)制信號(hào)頻譜 39。 plot(frqY,Y)。)。 title(39。 subplot(221) plot(t,y)。 %Y1=abs(Y1(1:length(Y1)/2+1))。)。%載波頻率 y1=amod(a1*y,Fc,Fs,39。%調(diào)制信號(hào)頻率 frqY=[0:length(Y)1]*Fs/length(Y)。%調(diào)制信號(hào) Y=fft(y)。 a1=5。 Fs=1000000。我想，通過做畢業(yè)設(shè)計(jì)，我不僅完成了設(shè)計(jì)內(nèi)容，更重要的是學(xué)到了很多課堂上得不到的東西。從選題到論文的完成，都凝聚著燕老師的辛勞和汗水。由于畢業(yè)設(shè)計(jì)即將結(jié)束，沒有時(shí)間繼續(xù)完善本課題所實(shí)現(xiàn)調(diào)制時(shí)候的數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。 本課題采用一種基于 FPGA的 SSB調(diào)制系統(tǒng)的設(shè)計(jì)方案 ,首先分析了 SSB信號(hào)調(diào)制的原理及設(shè)計(jì)方法，然后通過 Matlab/Simulink 進(jìn)行編程仿真，以及 轉(zhuǎn)換為 VHDL語言，利用 Quartus II 的設(shè)計(jì)平臺(tái)，采用模塊化、層次化的設(shè)計(jì)思想 ，聯(lián)立 Modelsim分別對(duì)各模塊 描述的 VHDL 進(jìn)行了仿真和綜合。而在 QuartusⅡ中的功能和時(shí)序仿真中，關(guān)于多時(shí)鐘方面的設(shè)計(jì)，應(yīng)盡可能的實(shí)現(xiàn)同步。 通過這次設(shè)計(jì)，不僅明白了單邊帶調(diào)制解調(diào)的工作原理，對(duì)于信號(hào)傳遞過程有了更深入 的了解。剛開始考慮到實(shí)驗(yàn)的簡便性，就直接設(shè)計(jì) FIR 濾波器的，但在這過程中遇到了很多問題，里面的設(shè)計(jì)指標(biāo)無法確定，最后無法設(shè)計(jì)出實(shí)驗(yàn)所需的標(biāo)準(zhǔn)濾波器，在這一過程中走了很多冤枉路。由于該設(shè)計(jì)涉及算法及模擬信號(hào)處理，所以無法單純的利用 QuartusⅡ 來完成整個(gè)設(shè)計(jì)，在這里采用 Matlab直接編程仿真， DSP Builder建模，仿真再將其轉(zhuǎn)化為 VHDL， 這樣就可以利用 QuartusⅡ 綜合、仿真、適配、編程。當(dāng)然，在 實(shí)際應(yīng)用中，受精度、速度和器件選擇方面的影響， 還 可以對(duì)其轉(zhuǎn)化的 VHDL 進(jìn)行進(jìn)一步的優(yōu)化。所以 f0的大小為 ，這里選擇 和 10MHz[14]。 使用 QuartusⅡ?qū)崿F(xiàn)時(shí)序仿真 仿真前需要先產(chǎn)生一個(gè)頻率為 5KHz 的正弦波和頻率為 100KHz 的余弦波，而濾波器的采樣頻率是 2M。在 Quartus II 項(xiàng)目文件編譯成功后進(jìn)行仿真工具設(shè)置，如圖 48： 25 圖 48 仿真工具設(shè)置 圖 49 啟動(dòng)仿真 26 圖 410 自啟動(dòng) Modelsim 設(shè)置輸入輸出信號(hào)均為模擬形式，自啟動(dòng) Modelsim 后，進(jìn)行編譯成功后，出現(xiàn)如圖 411 所示的仿真波形： 圖 411 Modelsim 環(huán)境下的仿真波形 進(jìn)入 Modelsim軟件環(huán)境，設(shè)置路徑，然后點(diǎn)擊 Tools→Exacute Macro ，選擇 27 文件，運(yùn)行成功即可以進(jìn)行 Stimulation。事實(shí)上，生成 VHDL 描述是 RTL 級(jí)的，是針對(duì)了具體的硬件結(jié)構(gòu)，但是在 Matlab 的 Simulink 中的 模型仿真是算法級(jí)（系統(tǒng)級(jí)）的，是針對(duì)算法實(shí)現(xiàn)的，這二者之間可能 存在軟件理解上的差異， 所以導(dǎo)致了 轉(zhuǎn)換后的 VHDL代碼實(shí)現(xiàn)可能與 MDL模型描述的情況不完全相符， 為了保證結(jié)果的準(zhǔn)確性，所以這里還需要針對(duì)生成的 RTL 級(jí) VHDL 代碼進(jìn)行功能仿真。用信號(hào)發(fā)生器產(chǎn)生所要求的兩個(gè)不同頻率的正弦信號(hào)，然后就可以在示波器上看到濾波以后的結(jié)果，當(dāng)需要設(shè)計(jì)不同的濾波器電路時(shí)，到時(shí)候僅需要修改 FIR 濾波模型文件就可以了，這樣就不用進(jìn)行 VHDL 語言的編程，而且也便于進(jìn)行調(diào)整，給設(shè)計(jì)帶來很大方便。 24 圖 47 文件 （ .mdl） 到 VHDL 文件的轉(zhuǎn)換界面 在 QuartusⅡ 環(huán)境中打開 DSPBuilder 建立的 QuartusⅡ 項(xiàng)目文件 。當(dāng)設(shè)置好 Device 和 Synthesis 后，右側(cè)的硬件編譯部分就會(huì)列出一個(gè)操作流程，如圖 47所示。 SignalCompiler 的設(shè)置都集中在項(xiàng)目設(shè)置選項(xiàng)部分。 所以本次設(shè)計(jì)采用利用 VHDL 語言的數(shù)字系統(tǒng)設(shè)計(jì)方法。 VHDL 語 言的效率之一，就是如果你的設(shè)計(jì)是被綜合到一個(gè) FPGA 或 CPLD 的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快的速度上市。在傳統(tǒng)的硬件電路設(shè)計(jì)中，電路原理圖是設(shè)計(jì)的主要文件，但是采用 VHDL 語言設(shè)計(jì)系統(tǒng)硬件電路時(shí)設(shè)計(jì)的主要文件則是 VHDL 語言編寫的源程序了。在使用 VHDL 語言設(shè)計(jì)硬件電路時(shí)，可以免除編寫邏輯表達(dá)式或真值表的過程，使得設(shè)計(jì)難度大大下降，從而也縮短了設(shè)計(jì)周期。設(shè)計(jì)的主要仿真和調(diào)試過程都是在高層次上完成的，這就達(dá)達(dá)提高了設(shè)計(jì)的效率。 利用 VHDL 語言設(shè)計(jì)數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計(jì)方法相比，具有以下優(yōu)點(diǎn)： （ 1）采用自頂向下的設(shè)計(jì)方法。修改工藝與修改電路相互之間不會(huì)產(chǎn)生不良影響，這使硬件實(shí)現(xiàn)的目標(biāo)器件有很寬的選擇范圍。與其它的 HDL 相比， VHDL 具有更強(qiáng)大的行為描述能力， 有了這些優(yōu)點(diǎn)，就 決定了它 能 成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的 硬件描述語言。 硬件描述語言 (Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種計(jì)算機(jī)語言， 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言， 包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)等多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此 VHDL 基本上是覆蓋了以往各種硬件描述語言的功能。在使用 EDA 進(jìn)行電子設(shè)計(jì) 的時(shí)候，設(shè)計(jì)人員可以按照“自頂向下” 的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案 的 設(shè)計(jì)和功能 的 劃分，采用硬件描述語言（ DHL）設(shè)計(jì)系統(tǒng)行為級(jí) ，最后通過綜合器和適配器 就可以 生成最終的目標(biāo)器件 了 。 20 圖 42 新建工程 圖 43 新建工程向?qū)? 21 圖 44 工程路徑 圖 45 新建文件 22 圖 46 編譯 轉(zhuǎn)換為 VHDL 語言并綜合 隨著 EDA 技術(shù)的 快速 發(fā)展和 在其 應(yīng)用領(lǐng)域 中 的擴(kuò)大和深入， EDA 技術(shù)在電子信息、通信、自動(dòng)控制 以 及計(jì)算機(jī)應(yīng)用等領(lǐng)域 也得到 越來越廣泛 的應(yīng)用。 （ 3）編寫 VHDL 程序，進(jìn)行編譯。 （ 2）新建文件。 Quartus II 開發(fā)流程如下： （ 1）打開 Quartus II 軟件，創(chuàng)建工程。同時(shí)，自動(dòng)的錯(cuò)誤定位、完備的錯(cuò)誤 和警告信息，使設(shè)計(jì)修改變得簡單容易。 QuartusⅡ 軟件包的編程器是系統(tǒng)的核心，提供功能強(qiáng)大的設(shè)計(jì)處理，設(shè)計(jì)者可以添加特定的約束條件來提高芯片的利用率。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 如果以上的所有過程，都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)要求，就可以將適配器產(chǎn)生的配置 /下載文件通過編程器或下載電纜載入目標(biāo)芯片中。時(shí)序仿真中應(yīng)將布局布線后的時(shí)延文件反標(biāo)到設(shè)計(jì)中，使仿真包含門時(shí)延以及線時(shí)延的信息。綜合通過后利用 FPGA 布局 /布線適配器將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射的操作，這個(gè)過程叫做實(shí)現(xiàn)過程。設(shè)計(jì)的第三步是綜合，將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，這是軟件化為硬電路的關(guān)鍵步驟。編譯形成標(biāo)準(zhǔn)VHDL 文件后，在綜合前即可以對(duì)所描述的內(nèi)容進(jìn)行 功能仿真，又可稱為前仿真。 設(shè)計(jì)開始需利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本方式(如 VHDL 程序 )或圖形方式 (原理圖、狀態(tài)圖等 )表達(dá)出來。 時(shí)序仿真與驗(yàn)證：時(shí)序仿真也稱為后仿真（是不是布線后仿真？應(yīng)該是，功能仿真不考慮任何延 時(shí)，而綜合后仿真僅考慮了門延時(shí)），是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來檢測有無時(shí)序違規(guī) (即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等 )現(xiàn)象。如果你的板子是買來的開發(fā)板，在開發(fā)板的資料中通常會(huì)包括原理圖。在進(jìn)行布局布線之前，我們需要設(shè)置頂層設(shè)計(jì)的每一個(gè)輸入輸出與實(shí)際 FPGA 管腳的對(duì)應(yīng)關(guān)系。布局布線更具體的包括門級(jí)網(wǎng)表到 FPGA 基本單元的轉(zhuǎn)換（ Xilinx 稱作 Translate ， Altera 稱作 Map ）和實(shí)際的布 局布線（ Xilinx 稱作 PAR， Altera 稱作 Fit ）。布局布線采用 FPGA 廠商提供的工具。綜合工具實(shí)現(xiàn)從 HDL 語言到門級(jí)網(wǎng)表的生成 。 Route）和比特流生成都是設(shè)計(jì)工具自動(dòng)完成的步驟。對(duì)于一些小的設(shè)計(jì)，主要是肉眼觀察仿真結(jié)果是否與預(yù)期相符，對(duì)于一個(gè)復(fù)雜的大設(shè)計(jì)，要首先驗(yàn)證每一個(gè)子模塊的功能正確性，對(duì)于整個(gè)大設(shè)計(jì)，要使用工具對(duì)比參考設(shè)計(jì)比如基于 C 語言的參考設(shè)計(jì)在同樣的激勵(lì)下產(chǎn)生的輸出與 RTL 的輸出是否相同 。其中，功能仿真在布局布線之前，檢查設(shè)計(jì)輸入的正確性；時(shí)序仿真在布局布線之后，主要檢查時(shí)序的收斂性，綜合結(jié)果與功能仿真的不一致性。驗(yàn)證的最基本方法是仿真。這時(shí)需要使用 SystemVerilog 或者 SystemC 編寫 Testbench，以產(chǎn)生 RTL 設(shè)計(jì)的激勵(lì)，并對(duì) RTL 的輸出進(jìn)行分析。設(shè)計(jì)輸入的另外一個(gè)重要技能是學(xué)會(huì)使用 FPGA 廠商提供的設(shè)計(jì)庫，里面有大量可根據(jù)應(yīng)用定制的專門單元，如 FIFO 、 SRAM 、差分 IO 、 DLL 等。 FPGA 設(shè)計(jì)的開發(fā)流程 在簡單的 FPGA 設(shè)計(jì)中，設(shè)計(jì)輸入就是使用硬件描述語言編寫 RTL 的過程，雖然 還有一些基于狀態(tài)圖、真值表、流程圖、方框圖的設(shè)計(jì)輸入方法，現(xiàn)在基本已經(jīng)被淘汰。 （ 3）工作速度快 FPGA/CPLD 器件的工作速度快，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于 DSP 器件。 （ 2）縮短設(shè)計(jì)周期 由于 FPGA 器件集成度高，使用時(shí)印刷線路板電路布局布線簡單?？删幊踢壿嬓酒瑑?nèi)的組件門數(shù)高，一片 FPGA 可代替幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。 使用 FPGA 進(jìn)行開發(fā)的優(yōu)點(diǎn) 使用 FPGA 器件設(shè)計(jì)數(shù)字電路，不僅可以簡化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。 FPGA 相比比 ASIC（專用集成芯片）的速度，一般來說要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。 17 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里了?？梢杂眠@些可編輯元件來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能的解碼器或數(shù)學(xué)方程式。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn) ，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) ，所以現(xiàn)在得到越來越多工程師的親睞 。從濾波法和相移法來看，最終相移法的調(diào)制效果要好于濾波法。 14 圖 312 SSB 信號(hào)頻譜 圖 313 調(diào)制波形（上） SSB 信號(hào)（下） 由圖 313 可知，相移法產(chǎn)生單邊帶信號(hào)有兩個(gè)乘法器，第一個(gè)乘法器是產(chǎn)生一