【正文】 表示同意再次編譯時(shí)將此 SignalTap ΙΙ文件（核）與工程（ sindt）捆綁在一起綜合 /適配，以便一同被下載進(jìn) FPGA芯片中去。選擇菜單 File中的 save as項(xiàng)，鍵入此 SignalTap ΙΙ文件名，后綴是“ stp”，默認(rèn)的。選擇輸入信號(hào) xin和輸出信號(hào) yout1，點(diǎn)擊 OK后即將這兩組信號(hào)調(diào)入 SignalTap ΙΙ信號(hào)觀察窗（圖 428）。首先看到上排的“ Instance”欄中的“ auto_signaltap_0”，這是其中的一組待測(cè)信號(hào)名。 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試 選擇菜單 File中的 New項(xiàng)，在 New窗口中選“ Other Files”中的“ SignalTap ΙΙ”，點(diǎn)擊Ok，即出現(xiàn)圖 426所示的 SignalTap ΙΙ編輯窗。 單擊 按鈕，開(kāi)始下載，當(dāng) Progress顯示出 100％，以及在底部的處理欄中出現(xiàn)Configuration Succeeded時(shí)，表示編譯成功。 此時(shí)，如圖 4— 25，下載界面的“ Mode：”下拉列表應(yīng)選擇 JTAG，并選擇工程中 文件進(jìn)行下載。 FPGA核心板接上 5V電源。如圖 4— 25所示 。 圖 4— 23 添加下載線型號(hào) 圖 4— 24 設(shè)置下載線型號(hào) 34 在 Hardware type下拉列表選擇“ ByteBlasterMV or ByteBlaster ΙΙ”，單擊 OK返回Hardware Setup對(duì)話框，從“ Currently selected hardware:”下拉列表選擇 ByteBlaster ΙΙ[LPT1]，如圖 4— 24所示。單擊 ，彈出 Hardware Setup對(duì)話框。 下載 如果是第一次使用下載線下載配置文件到 FPGA，則需要在 Quartus ΙΙ軟件設(shè)置下載線的型號(hào)等信息。 但是，必須注意的是，為避免損壞 Flash芯片或 FPGA，必須將未用的管腳定義為“ As inputs,tristated” ,具體方法是執(zhí)行菜單 AssignmentsDevice，單擊 Deviceamp。 用 AssignmentsPins菜單打開(kāi)引腳規(guī)劃器，在引腳規(guī)劃器下部的 All Pins窗格中列出了所有引腳，所有列出節(jié)點(diǎn)對(duì)應(yīng)的 Location一欄都是空的，說(shuō)明沒(méi)有分配引腳，單擊各節(jié)點(diǎn)的 Location欄，在下拉框中選擇各對(duì)應(yīng)引腳，如圖 4—22。 第 用 QuartusⅡ 完成 FPGA設(shè)計(jì) 引腳 分配 在前面的編譯過(guò)程中， Quartus ΙΙ自動(dòng)為設(shè)計(jì)選擇輸入 /輸出引腳，而在可編程片上系統(tǒng)（ SOPC）平臺(tái)上， FPGA與外部器件的連線是確定的，要讓電路在硬件上正常工作，必須為設(shè)計(jì)分配引腳。 圖 419 QuartusⅡ時(shí)序仿真結(jié)果 圖 420 輸入 xin的波形 32 圖 421 輸出 yout1的波 形 從波形圖中可以看出時(shí)延現(xiàn)象，這是由于用到很多邏輯門(mén)電路的緣故。 (6) 用 ProcessingStart Simulation菜單或 工具按鈕啟動(dòng)時(shí)序仿真。 (5) 用 ProcessingStartStart Analysisamp。如圖 4－ 18所示。 (2) 在窗口左側(cè)的設(shè)置分類(lèi)列表中選擇 Simulator Settings， Quartus ΙΙ已經(jīng)把工程中唯一的 .vwf文件 。由于功能仿真已經(jīng)在 ModelSim中進(jìn)行過(guò)了，在此，只用再對(duì)模型進(jìn)行時(shí)序仿真就可以了 。功能仿真認(rèn)為 FPGA中的邏輯單元和連線是完美的，且信號(hào)傳輸中不存在傳輸延遲，這種仿真比較簡(jiǎn)單。 Clock是系統(tǒng)時(shí)鐘輸入端； sclrp是 yout1輸出的 控制輸入端，當(dāng) sclrp為高電平時(shí)，電路沒(méi)有信號(hào)輸出，當(dāng) sclrp為低電平時(shí)允許電路輸出。本人是單擊按鈕，出現(xiàn)如圖 4－ 16窗口，設(shè)置參數(shù)如圖。在本設(shè)計(jì)中，xin是由 10kHz和 160kHz兩個(gè)正弦波疊加而成的波形，由于正弦波形輸入的是模擬信號(hào)，而在 Quartus ΙΙ中表現(xiàn)的是數(shù)字信號(hào)，所以輸入信號(hào)的得到比較麻煩。然后單擊 OK按鈕關(guān)閉 Node Finder對(duì)話框，再按 OK按鈕返回波形編輯器窗口，如圖 4－ 17所示。 圖 416 Node Finder窗口 29 (4) 單擊要加入的信號(hào)，單擊 按鈕，將其添加到右邊 Selected Nodes框中。 28 圖 4－ 14 建立一個(gè)矢量波形 圖 415 矢量波形編輯器窗口 (3) 將要仿真的輸入 /輸出等電路節(jié)點(diǎn)加入到波形中來(lái)。用 EditEnd Time菜單設(shè)定仿真終止時(shí)間為。 (2) 單擊 Other Files，選擇 Vector Waveform File，單擊 OK按鈕，打開(kāi)矢量波形編輯器窗口 (圖 415)。 由于，只要來(lái)自 Altera DSP Builder庫(kù)以外的模塊， SignalCompiler都不能將其變成硬件電路，即不會(huì)影響生成的 HDL代碼程序，所以，在仿真之前，先要建立一個(gè)矢量波形文件，包含輸入信號(hào)的波形，另外還要指定所要觀察的輸出信號(hào)，否則在仿真時(shí)，信息框中將提出輸入沒(méi)有信號(hào)源的警告，仿真失敗，如圖 4－ 13所示。雙擊消息框中的錯(cuò)誤信息提示， Quartus ΙΙ會(huì)自動(dòng)定位錯(cuò)誤的位置，要獲得關(guān)于該錯(cuò)誤的幫助，可以選中該錯(cuò)誤信息，并按 F1鍵。用窗口左側(cè)的層次結(jié)構(gòu)可以查看各部分的詳細(xì)報(bào)告。在 Quartus ΙΙ窗口下部的 Messages窗格中，將會(huì)顯示編譯過(guò)程中出現(xiàn)的提示信息。然后執(zhí)行 ProcessingStart Compilation或者單擊 工具按鈕對(duì) .vhd頂層文件進(jìn)行編譯。在 SignalCompiler的 Quartus ΙΙ編譯過(guò)程中，具體的器件由 Quartus ΙΙ自動(dòng)決定，在實(shí)際使用中，需要選擇具體器件型號(hào)。在 SignalCompiler過(guò)程中，已經(jīng)將 Matlab上的仿真信息轉(zhuǎn)變成了可用于 Quartus ΙΙ進(jìn)行時(shí)序仿真的激勵(lì)信息及相關(guān)仿真文件，因此可以 很容易地使用 Quartus ΙΙ實(shí)現(xiàn)時(shí)序仿真。 圖 410 輸入 xin的波形 26 圖 411 輸出 yout1的波形 第 QuartusⅡ 下的 時(shí)序仿真 Modelsim軟件只能實(shí)現(xiàn)對(duì)設(shè)計(jì)電路的功能仿真，其仿真結(jié)果不能反映針對(duì)硬件的真實(shí)特性。完成后，再用鼠標(biāo)左鍵將 “/ tb_tap16/xin”單擊選中，同上進(jìn)行波形設(shè)置。在對(duì)話框中修改 Radix為 Unsigned。 25 圖 49 Modelsim數(shù)字 仿真結(jié)果 圖 4－ 9所示的 Modelsim仿真結(jié)果屬于數(shù)字結(jié)果，與 Simulink中的模擬仿真結(jié)果沒(méi)有可比性。 在對(duì) SignalCompiler進(jìn)行設(shè)置時(shí)，將 “ Generate Stimuli for VHDL Testbench” 選中后，DSP Builder在 “ MDL to VHDL” 的模型文件轉(zhuǎn)換過(guò)程中會(huì)自動(dòng)生成針對(duì) HDL仿真器Modelsim的測(cè)試文件，因此可以直接使用 Modelsim對(duì)生成的 VHDL代碼進(jìn)行功 能仿真。 第 Modelsim下的 RTL級(jí)仿真 在 Simulink中對(duì)模型文件 .mdl進(jìn)行 仿真，屬于系統(tǒng)驗(yàn)證性質(zhì)的仿真，并沒(méi)有對(duì)生成的HDL代碼文件進(jìn)行仿真。編程文件可以直接用于 FPGA的編程配置。綜合是調(diào)用 Quartus ΙΙ來(lái)完成的 ，在綜合后生成網(wǎng)表文件供適配器使用，并自動(dòng)生成 Quartus ΙΙ可直接調(diào)用的工具。完成模型文件的轉(zhuǎn)換后，在信息提示框中會(huì)顯示 “ Generated top level‘ ’ files” 即轉(zhuǎn)換后的頂層文件為 。 在設(shè)置好這些后，通過(guò)單擊 SignalCompiler窗口右邊的 4個(gè)按鈕，逐步完成對(duì)模型文件的轉(zhuǎn)換、綜合、適配和編譯器件的操作。 在 SignalCompiler窗口的欄目中， Synthesis欄目用于選擇綜合器，在下拉選擇框中選擇Quartus ΙΙ綜合器； Optimization欄目用于指明綜合、適配過(guò)程中的優(yōu)化條件，本設(shè)計(jì)選擇Balanced（平衡）。在下拉選框中可以選擇需要的器件系列，本 設(shè)計(jì) 選擇 Cyclone。首先需要對(duì) SignalCompiler進(jìn)行設(shè)置。如果設(shè)計(jì)存在錯(cuò)誤， SignalCompiler就會(huì)停止分析過(guò)程 ，并在 Matlab軟件界面的命令窗口給出相關(guān)信息。 用鼠標(biāo)左鍵雙擊 tap16模型窗口中的 “ SignalCompiler” 模塊圖標(biāo)，將啟動(dòng) DSP Builder，彈出 SignalCompiler分析窗口 （圖 47）。 第 SignalCompiler的使用方法 在 Matlab中完成仿真驗(yàn)證后，就需要把設(shè)計(jì)轉(zhuǎn)換到硬件上加以實(shí)現(xiàn)。 圖 43 fir_in輸入混頻信號(hào) 22 圖 44 fir_in的頻譜 圖 45 fir_out輸出低頻信號(hào) 圖 46 fir_out的頻譜 23 從圖中可以看出，經(jīng)過(guò) FIR濾波器之后， 160kHz的信號(hào)被衰減了 6dB以上。 (5) 在 Simulink中重新對(duì)模型進(jìn)行仿真，仿真結(jié)束后 在 Matlab的工作空間中可以看到fir_in和 fir_out兩個(gè)數(shù)組。先將 ，然后參照以下步驟將仿真結(jié)果導(dǎo)入 Matlab工作空間進(jìn)行分析： 從 Simulink模塊集成中的 Sinks庫(kù)中選擇 To Workspace模塊并添加到 tap16a中，將 To Workspace的 Variable name修改為 fir_in，將 Save format設(shè)置為 Array；另外再添加一個(gè) To 21 Workspace模塊，將 Variable name修改為 fir_out，將 Save format設(shè)置為 Array。 圖 41 Simulink仿真結(jié)果 從仿真波形可以看出，經(jīng)過(guò) FIR濾波器之后， 160kHz的高頻信號(hào)被很好地濾 除了。 (2) 單擊 工具按鈕，啟動(dòng)仿真。將 Start time設(shè)為 0，將 Stop time設(shè)為 4 410? （ 4e4）。 (7) 在 Quartus ΙΙ軟件中編譯設(shè)計(jì)。 (5) 用 ModelSim軟件仿真設(shè)計(jì)。 20 (3) 在 Simulink中仿真設(shè)計(jì)，可以用 Scope模塊監(jiān)視仿真結(jié)果。利用 DSP Builder完成 DSP應(yīng)用設(shè)計(jì)的具體步驟如下： (1) 在 Matlab/Simulink中，用 Simulink和 DSP Builder模型庫(kù)中的模型建立設(shè)計(jì)模型（第三章已完成）。 DSP設(shè)計(jì)流程概述 DSP Builder設(shè)計(jì)從在 Simulink中建立設(shè)計(jì)模型開(kāi)始，設(shè)計(jì)模型建立之后， DSP Builder將設(shè)計(jì)轉(zhuǎn)換為 Quartus ΙΙ綜合與編譯或者仿真所需要的 Veilog HDL或 VHDL硬件描述語(yǔ)言。 (12) 支持比特和周期精度的設(shè)計(jì)仿真。 (10) 從 Matlab和 Simulink測(cè)試向量中自動(dòng)生成的 VHDL測(cè)試臺(tái)文件或者 Quartus ΙΙ向量文件（ .vec）。 (8) 包含狀態(tài)機(jī)模塊。 (6) 構(gòu)建定制邏輯模塊，配合 Nois ΙΙ嵌入式處理器和其他 SOPC Builder工作。 (4) Hardware In Loop（ HIL）模塊加速實(shí)現(xiàn)了 Simulink系統(tǒng)級(jí)協(xié)同仿真，并提供了 高級(jí)調(diào)試功能。 (2) 支持最新的 Altera器件系列： Cyclone ΙΙ、 Cyclone FPGA、 Stratix ΙΙ GX、 Stratix ΙΙ、Stratix、 Stratix GX FPGA和 HardCopy ΙΙ結(jié)構(gòu)化 ASIC。對(duì)于在使用可編程邏輯設(shè)計(jì)軟件方面缺乏經(jīng)驗(yàn)的設(shè)計(jì)人員來(lái)說(shuō)，該設(shè)計(jì)流程非常方便、直觀。在 DSP的無(wú)縫設(shè)計(jì)流程 中，設(shè)計(jì)人員首先在 Matlab軟件中進(jìn)行算法設(shè)計(jì)（此部分在第三章中已完成），然后在 Simulink中進(jìn)行系統(tǒng)集成，最后將設(shè)計(jì)輸出為硬件描述語(yǔ)言（ HDL）文件，以便在 Quartus ΙΙ中使用。 18 圖 323 設(shè)計(jì)好的 16階低通濾波器 由于后續(xù)的相關(guān)仿真所需，加入激勵(lì)源 Sine Wave1和 Sine Wave2，其參數(shù)設(shè)置如表 31 兩個(gè)正弦波的采樣速率都是 （ 1/（ 125 810? ） s） ， Sine Wave1的頻率為 10KHz（ ） ， Sine Wave2的頻率為 160KHz（ ） 。在 Matlab 主窗口的命令窗口中鍵入： Num * (2^16) 得到： Num*(2^16) Ans= Columns 1 through16 1 6 33 59 84 104 118 127 127 127 118 104 84 59 33 6 1 (6) 修改 FIR濾波器模型添加參數(shù) 修改圖 37的電路，把計(jì)算出的系數(shù)逐個(gè)填入到 FIR濾波器模型中，見(jiàn)圖 323。這時(shí)濾波器系數(shù)就存入了一個(gè)一維變量 Num。量化在帶來(lái)實(shí)現(xiàn)方便的同時(shí)也帶來(lái)了量化噪聲，圖 321顯示了量化帶來(lái)的噪聲分析。注意在這里系