習(xí)題3-組合邏輯電路分析與設(shè)計(jì)-數(shù)字電子技術(shù)-含答案(參考版)
2024-08-25 11:03本頁(yè)面
【正文】 如果通過修改邏輯設(shè)計(jì)消除冒險(xiǎn)現(xiàn)象，就加上冗余項(xiàng)。解：Y1和Y的波形的波形圖如圖所示：[] ，判斷該電路是否存在冒險(xiǎn)現(xiàn)象，如果存在，請(qǐng)通過修改邏輯設(shè)計(jì)消除冒險(xiǎn)現(xiàn)象。解：ENTITY orgate IS PORT（a，b：IN BIT； y：OUT BIT）； END ENTITY orgate；ARCHITECTURE one OF orgate ISBEGINy=a XOR b；END ARCHITECTURE one；[] 試編寫一個(gè)實(shí)現(xiàn)半加器的VHDL源程序。解：8421BCD碼和余3碼之間的關(guān)系用真值表表示如下：所以： ROM陣列圖如下所示：[] 畫出與以下實(shí)體描述對(duì)應(yīng)的元件符號(hào)。）解：二進(jìn)制和8421碼和數(shù)如下圖所示：由真值表得邏輯函數(shù)表達(dá)式為：[] 試用ROM實(shí)現(xiàn)8421BCD碼到余3碼的轉(zhuǎn)換。（提示：根據(jù)8421BCD碼的加法運(yùn)算規(guī)律，當(dāng)兩數(shù)之和小于或等于9時(shí)，相加的結(jié)果與按二進(jìn)制數(shù)相加所得到的結(jié)果一樣。設(shè)四個(gè)輸入變量為A、B、C、D，當(dāng)輸入偽碼時(shí)Y1為1，作為告警輸出；當(dāng)輸入大于或等于5時(shí)，Y2為1，作為四舍五入輸出。解：8421BCD碼相當(dāng)于余3碼減3,也即余3碼加3的補(bǔ)碼1101。（1）（2）（3）解：（1）（2）
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