interlaken技術(shù)-新一代數(shù)據(jù)包互連協(xié)議-白皮書(參考版)
2024-08-16 01:04本頁面
【正文】 最后，第三方IP 核心的實(shí)用性，可將采用新技術(shù)的成本降至最低，使Interlaken 成為下一代通信設(shè)備的優(yōu)先選擇。 與現(xiàn)有互連協(xié)議相比，Interlaken 在擴(kuò)展性、減少管腳數(shù)量和數(shù)據(jù)完整性方面具有許多優(yōu)勢。 邏輯表達(dá)式可在多個(gè)方面使用，包括Interlaken 接口需求測試，例如：運(yùn)行差異極限，連接至Interlaken IP 核心的用戶接口假設(shè)測試，以及使用寄存器轉(zhuǎn)移語言(RTL) 的內(nèi)部邏輯結(jié)構(gòu)。 采用諸如System Verilog* 等面向?qū)ο蟮尿?yàn)證語言，可輕松處理諸如數(shù)據(jù)包和元幀等復(fù)雜的數(shù)據(jù)類型。不過，這些特點(diǎn)確實(shí)增加了驗(yàn)證工作的難度。 在125 Gbps 下，該部分邏輯可選擇在500 MHz 下計(jì)算四個(gè)字和在333 MHz 下計(jì)算六個(gè)字。 有些設(shè)計(jì)人員可能會選擇在高時(shí)鐘速率下運(yùn)行較窄的內(nèi)部管道，而有些則選擇在較低的時(shí)鐘速率下運(yùn)行較寬的管道。 通過該部分設(shè)計(jì)的32 位數(shù)據(jù)路徑可在200 MHz 下運(yùn)行，但仍支持125 Gbps 設(shè)計(jì)帶寬。 單通道邏輯單元可獨(dú)立于其它通道，并與其他通道并行運(yùn)行。 有些邏輯單元與SerDes 各通道功能性相關(guān)。 在相同芯片面積下，Interlaken 接口只需16 個(gè)I/O 管腳即可提供25 Gbps 帶寬，以及4 Gbps 的雙向SerDes 通道。 案例研究 目前25 Gbps 接口。同樣，使用FPGA 與ASIC 構(gòu)建的系統(tǒng)將可在其所有設(shè)備中使用相同的IP 核心，提高IP 與其相關(guān)固件的重復(fù)使用率?！ nterlaken 可在ASIC 銷售商或FPGA 銷售商提供的高速SerDes 的基礎(chǔ)上構(gòu)建。 最后，通過將協(xié)議IP 與SerDes 塊完全分離，評估現(xiàn)有SerDes 技術(shù)（而不是重新設(shè)計(jì)IP 核心）后，便可將Interlaken 設(shè)計(jì)移植到新的專用集成電路(ASIC) 技術(shù)。Interlaken 通過定義“最短突發(fā)”參數(shù)和“調(diào)度增強(qiáng)”，在不降低帶寬效率的情況下減少控制字之間的時(shí)間，從而避免該問題的出現(xiàn)?！ {借Interlaken 協(xié)議多個(gè)特征，可輕松整合第三方IP 核心。 與系統(tǒng)數(shù)據(jù)包接口第4 級第2 階段() 相比， Interlaken IP 核心更易于整合，易于制作原型，以及兼容未來產(chǎn)品。 知識產(chǎn)權(quán)核心 該額外的倒置位可以讓協(xié)議將直流平衡保持在正負(fù)65 位不等的范圍內(nèi)。 模擬顯示，使用類似64B/66B 的編碼，直流可能失衡數(shù)千位。如果編碼不平衡，接收器端將出現(xiàn)偏移（稱為基線漂移） 。 諸如8B/10B 等編碼可在非常短的時(shí)間內(nèi)保持直流的平衡（幾個(gè)10B 符號）?！ 「咚俳涣黢詈蟂erDes 接口帶來許多電氣方面的挑戰(zhàn)?！ D12 顯示CRC32 元幀范圍（注意這是單通道范圍）。 Interlaken 協(xié)議非常靈活，可刪除通道束中長久存在的壞通道。 此外，該協(xié)議還可在元幀內(nèi)包含的數(shù)據(jù)的基礎(chǔ)上計(jì)算單通道CRC32。 偵探高速SERDES以除錯(cuò)，此舉即便不是不可能，也是非常困難的。 調(diào)試與診斷這可以讓Interlaken 補(bǔ)償系統(tǒng)內(nèi)的時(shí)鐘差異。 如果發(fā)送接口的運(yùn)行速度略低于接收接口，這些跳脫字
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