interlaken技術-新一代數(shù)據(jù)包互連協(xié)議-白皮書-資料下載頁
2025-08-05 01:04本頁面
【正文】 ken 可在ASIC 銷售商或FPGA 銷售商提供的高速SerDes 的基礎上構建。 這樣，現(xiàn)場可編程門陣列(FPGA) 原型設計可使用最終ASIC 產(chǎn)品所使用的相同Interlaken IP 核心。同樣，使用FPGA 與ASIC 構建的系統(tǒng)將可在其所有設備中使用相同的IP 核心，提高IP 與其相關固件的重復使用率。 案例研究 目前25 Gbps 接口。 該方法的主要不足在于它在雙向接口上使用超過150 個I/O 管腳和板線路。 在相同芯片面積下，Interlaken 接口只需16 個I/O 管腳即可提供25 Gbps 帶寬，以及4 Gbps 的雙向SerDes 通道。 即便在更高帶寬時， Interlaken 在芯片面積與管腳數(shù)量方面仍具有優(yōu)勢，是新型產(chǎn)品設計的優(yōu)先選擇。 Interlaken 協(xié)議的擴展性與目前的CMOS技術良好匹配。 有些邏輯單元與SerDes 各通道功能性相關。 這包括64/67 編碼、元幀創(chuàng)建、接收器同步、以及SerDes 本身。 單通道邏輯單元可獨立于其它通道，并與其他通道并行運行。 因此，該部分邏輯可大致按照同一時鐘速度運行，與其是否用于4 通道25 Gbps 接口或是用于20 通道125 Gbps 接口無關。 通過該部分設計的32 位數(shù)據(jù)路徑可在200 MHz 下運行，但仍支持125 Gbps 設計帶寬。 反之，時鐘速率低，則可以更為輕松地實現(xiàn)時序收斂和降低功耗。 產(chǎn)品若要提高帶寬，邏輯模塊必須插入控制字以產(chǎn)生Interlaken 突發(fā)，計算突發(fā)CRC24，并分割SerDes可用通道內(nèi)的數(shù)據(jù)。 有些設計人員可能會選擇在高時鐘速率下運行較窄的內(nèi)部管道，而有些則選擇在較低的時鐘速率下運行較寬的管道。 例如， 25 Gbps 接口可能在400 MHz 下運行，每個時鐘周期計算一個64 位Interlaken 字，或者在200 MHz 下運行，每個時鐘周期計算兩個字。 在125 Gbps 下，該部分邏輯可選擇在500 MHz 下計算四個字和在333 MHz 下計算六個字。 目前的CMOS 技術一般都可執(zhí)行其中任何一種選擇?！ nterlaken 的擴展性與特點，使其成為目前以及將來芯片設計極其具有吸引力的互連協(xié)議。不過，這些特點確實增加了驗證工作的難度。 幸運的是，可使用新的驗證方法減輕這個負擔。 采用諸如System Verilog* 等面向?qū)ο蟮尿炞C語言，可輕松處理諸如數(shù)據(jù)包和元幀等復雜的數(shù)據(jù)類型。 受限隨機驗證方法有利于產(chǎn)生多種輸入通信量，以及驗證設計固有的大量配置參數(shù)。 邏輯表達式可在多個方面使用，包括Interlaken 接口需求測試，例如：運行差異極限，連接至Interlaken IP 核心的用戶接口假設測試，以及使用寄存器轉(zhuǎn)移語言(RTL) 的內(nèi)部邏輯結構。 與表達式類似，使用范圍屬性，可確保驗證方法組合涵蓋潛在的邊界條件和其它有趣的情形。 結論 與現(xiàn)有互連協(xié)議相比，Interlaken 在擴展性、減少管腳數(shù)量和數(shù)據(jù)完整性方面具有許多優(yōu)勢。 它具有通道化、流量控制和突發(fā)糾錯功能，可適用于多種應用。 最后，第三方IP 核心的實用性，可將采用新技術的成本降至最低，使Interlaken 成為下一代通信設備的優(yōu)先選擇。
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