【正文】 33 / 33。 圖453 FPGA配置成功指示界面至此，就完成了一個完整的FPGA設計流程。(a) JTAG鏈掃描正確后的窗口界面 (b) JTAG鏈掃描正確后的窗口界面圖450 JTAG鏈掃描結果示意圖JTAG鏈檢測正確后，在期望FPGA芯片上點擊右鍵，在彈出的菜單中選擇“Assign New Configuration File”，會彈出圖436的窗口。成功檢測到設備后，會出現(xiàn)如圖437所示的iMPACT的主界面。 圖448 生成編程文件的窗口到此，只剩下完成設計的最后一步——下載。生成編程文件在ISE中的操作非常簡單，在過程管理區(qū)中雙擊Generate Programming File選項即可完成，完成后則該選項前面會出現(xiàn)一個打鉤的圓圈，如圖436所示。 【Number of PAR Iterations (0100)】： 【Number of Results to Save (0100)】： 【Save Results in Directory (.dir will be appended)】： 【Power Reduction】：4．映射后靜態(tài)時序報告參數(shù)設置窗口圖444 映射后靜態(tài)時序報告參數(shù)設置窗口【Report Type】： 【Number of Items in Error/Verbase Report (02 Billion)】： 5．布局布線后靜態(tài)時序報告參數(shù)設置窗口圖445 布局布線后靜態(tài)時序報告參數(shù)設置窗口【Report Type】： 【Number of Items in Error/Verbose Report (02 Billion)】： 【Stamp Timing Model Filename】： 【Timing Specification Interaction Report file】： 6．仿真模型參數(shù)設置窗口圖446仿真模型參數(shù)設置窗口【General Simulation Model Properties】： 【Simulation Model Target】： 【Retain Hierarchy】： 【Generate Multiple Hierarchical Netlist Files】： 7．Xplorer參數(shù)設置窗口圖447 Xplorer參數(shù)設置窗口【Xplorer Mode】： 【Turn off Xplorer After Run Completes】： 【Maximum Number of Iterations】： 【Enable Retiming】： 基于ISE的硬件編程 本節(jié)簡要介紹ISE軟件中的硬件編程流程，詳細的配置電路原理以及軟件配置參數(shù)將在第5章講解。如果選擇需要生成該模型，需要在【Simulation Model Properties】中選擇仿真模型參數(shù)。 Route Simulation Model】：生成布局布線后的仿真模型。默認值為生成布局布線后的靜態(tài)時序報告。通過執(zhí)行【PostPlace amp。 Route Static Timing Report】：生成布局布線后的靜態(tài)時序報告。默認值為不生成異步延遲報告。該報告列出了設計中所有的網(wǎng)線和網(wǎng)絡上所有負載的延遲。 【Generate Asynchronous Delay Report】：生成異步延遲報告。該參數(shù)也允許布線資源穿過用于綁定I/Os的位置。 【Use Bonded I/Os】: 使用綁定的I/Os。在布局布線期間，需使用UCF和PCF文件中時序約束條件。默認值為1。默認值為【Standard】。根據(jù)需要可以選擇【Standard】、【Medium】和【High】。 Route Effort Level (Overall)】：全局的布局布線努力程度。該布線器由努力程度來控制。該參數(shù)用來指定采用哪種方式來進行布局布線處理?？梢赃x擇：①【For Inputs and Outputs】，盡可能將設計中輸入/輸出寄存器放入IOBs；②【For Inputs Only】，僅考慮把輸入寄存器放入IOBs；③【For Outputs Only】，僅考慮把輸出寄存器放入IOBs；④【Off】，采用用戶的設計要求進行處理，不考慮自動選擇方式。 【Pack I/O Registers/Latches into IOBs】：選擇輸入輸出塊中的寄存器/鎖存器。詳細的映射報告將提示在映射時去掉的多余邏輯塊和信號，以及提示展開的邏輯，交叉引用的信號、符號等。 【Generate Detailed MAP Report】：生成詳細的映射報告。該參數(shù)有助于評估設計中的邏輯資源，并獲得部分設計的時序信息。 2． 映射參數(shù)設置窗口圖442 映射參數(shù)設置窗口【Trim Unconnected Signals】：整理未連接的信號。如果在設計中沒有較低級的模塊，該參數(shù)允許NGDBuild運行結束而不出現(xiàn)錯誤。 【Allow Unexpanded Blocks】：允許未展開的邏輯塊。圖441 實現(xiàn)屬性設置窗口1． 翻譯參數(shù)設置窗口 【Macro Search Path】：宏查找路徑。實際上ISE提供了豐富的實現(xiàn)屬性設置。經過實現(xiàn)后能夠得到精確的資源占用情況，如圖440所示。該仿真步驟必須進行，以確保設計功能與FPGA實際運行結果一致；【Generate IBIS Model】用以產生IBIS仿真模型，輔助PCB布板的仿真與設計；【Multi Pass Place amp。 Route Static Timing】包含了進行布局布線后靜態(tài)時序分析的一系列命令，可以啟動Timing Analyzer分析布局布線后的靜態(tài)時序；【View/Edit Place Design（Floorplanner）】和【View/Edit Place Design（FPGA Editor）】用以啟動Floorplanner和FPGA Editor完成FPGA布局布線的結果分析、編輯，手動更改布局布線結果，產生布局布線指導與約束文件，輔助Xilinx自動布局布線器，提高布局布線效率并解決布局布線中的問題；【Analyze Power（XPower）】用以啟動功耗仿真器分析設計功耗；【Generate PostPlace amp。布局布線步驟的命令與工具非常多：【Place amp。布局布線的輸入文件包括NCD和PCF模板文件，輸出文件包括NCD、DLY（延時文件）、PAD和PAR文件。3．布局和布線過程布局和布線（Place amp。映射項目包括如下命令：【Map Report】用以顯示映射步驟的報告；【Generate PostMap Static Timing】產生映射靜態(tài)時序分析報告，啟動時序分析器（Timing Analyzer）分析映射后靜態(tài)時序；【Manually Place amp。映射的輸入文件包括NGD、NMC、NCD和MFP（映射布局規(guī)劃器）文件，輸出文件包括NCD、PCF（物理約束文件）、NGM和MRP（映射報告）文件。翻譯項目包括3個命令：【Translation Report】用以顯示翻譯步驟的報告；【Floorplan Design】用以啟動Xilinx布局規(guī)劃器（Floorplanner）進行手動布局，提高布局器效率；【Generate PostTranslate Simulation Model】用以產生翻譯步驟后仿真模型，由于該仿真模型不包含實際布線時延，所以有時省略此仿真步驟。1．翻譯過程在翻譯過程中，設計文件和約束文件將被合并生成NGD（原始類型數(shù)據(jù)庫）輸出文件和BLD文件，其中NGD文件包含了當前設計的全部邏輯描述，BLD文件是轉換的運行和結果報告。映射的主要作用是將設計映射到具體型號的器件上（LUT、FF、Carry等）。 Route）。圖438 test模塊的仿真結果 基于ISE的實現(xiàn) 所謂實現(xiàn)（Implement）是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設計映射到器件結構上，進行布局布線，達到在選定器件上實現(xiàn)設計的目的。圖436 選擇待測模塊對話框選中圖436中Xilinx ISE Simulator下的Simulate Behavioral Model項，點擊鼠標右鍵，選擇彈出菜單的Properties項，會彈出如圖437所示的屬性設置對話框，最后一行的Simulation Run Time就是仿真時間的設置，可將其修改為任意時長，本例采用默認值。end完成測試平臺后。 if(clk == 1) din = din + 1。添加的測試代碼如下： forever begin5。 // Add stimulus here endendmodule由此可見，ISE自動生成了測試平臺的完整架構，包括所需信號、端口聲明以及模塊調用的完成。 din = 0。 // Instantiate the Unit Under Test (UUT) test uut ( .clk(clk),.din(din), .dout(dout) )。 reg [7:0] din。 用鼠標選中test，點擊“Next”后進入下一頁，直接點擊“Finish”按鍵，ISE會在源代碼編輯區(qū)自動顯示測試模塊的代碼： `timescale 1ns / 1ps module test_test_v。首先在工程管理區(qū)將“Sources for”設置為Behavioral Simulation，在任意位置單擊鼠標右鍵，并在彈出的菜單中選擇“New Source”命令，然后選中“Verilog Test Fixture”類型，輸入文件名為“test_test”，再點擊“Next”進入下一頁。從中，可以看出，dout信號等于din信號加1，功能正確。同樣，可在“Simulate Behavioral Model”選項上單擊右鍵，設置仿真時間等。圖433 初始化輸入然后將testbench文件存盤，則ISE會自動將其加入到仿真的分層結構中，如圖434所示。圖432 測試矢量波形接下來，初始化輸入（注：灰色的部分不允許用戶修改），修改的方法為：選中信號，在其波形上單擊，從該點擊所在周期開始，在往后所有的時間單元內該信號電平反相。默認的初始化時間設置如下：時鐘高電平時間（Clock High Time）：100ns 時鐘低電平時間（Clock Low Time）：100ns 輸入建立時間（Input Setup）：15ns 輸出有效時間（Output Valid）：15ns 偏移時間（Offset）：100ns 單擊“OK”按鈕，接受默認的時間設定。此時HDL Bencher程序自動啟動，等待用戶輸入所需的時序要求，如圖431所示。由于本工程只有一個模塊，所以只列出了test，如圖430所示。首先在工程管理區(qū)將Sources for設置為Behavioral Simulation，然后在任意位置單擊鼠標右鍵，在彈出的菜單中選擇“New Source”命令，然后選中“Test Bench WaveForm”類型，輸入文件名為“test_bench”，點擊Next進入下一頁。由于后者使用簡單、功能強大，所以本節(jié)主要介紹基于Verolog語言的測試平臺建立方法。 基于ISE的仿真 在代碼編寫完畢后，需要借助于測試平臺來驗證所設計的模塊是否滿足要求。該參數(shù)控制是否需要優(yōu)化在HDL代碼中已例化的原語。 默認為允許優(yōu)化Slice結構。該參數(shù)僅對FPGA有效，用于控制是否將關鍵路徑的查找表邏輯盡量配置在同一個Slice或者CLB模塊中，由此來縮短LUT之間的布線。默認為【Auto】。在Xilinx系列FPGA的IOB中分別有輸入和輸出寄存器。 【Pack I/O Registers into IOBs】：I/O寄存器置于輸入輸出塊。該參數(shù)僅對FPGA有效，用于控制在進行寄存器配平時，是否允許移動后級寄存器。如果【Register Balancing】的設置為【No】，那么該參數(shù)的設置無效。 【Move First FlipFlop Stage】：移動前級寄存器。采用寄存器配平后，所用到的寄存器數(shù)就會相應地增減。采用寄存器配平技術，可以改善某些設計的時序條件。該參數(shù)僅對FPGA有效，用于指定是否允許平衡寄存器。默認為使能。該參數(shù)用于指定是否把寄存器傳輸級功能等效的寄存器刪除，這樣可以減少寄存器資源的使用。默認為允許寄存器復制。該參數(shù)用于控制是否允許寄存器的復制。這里扇出數(shù)的選擇與設計的性能有直接的關系，需要用戶合理選擇。 【Max Fanout】：最大扇出數(shù)。該參數(shù)用于控制對所綜合的模塊是否自動插入I/O緩沖器。 Xilinx特殊選項 Xilinx特殊選項用于將用戶邏輯適配到Xilinx芯片的特殊結構中，不僅能節(jié)省資源，還能提高設計的工作頻率，其配置界面如圖429所示，包括10個配置選項，具體如下所列。默認為【Auto】。該參數(shù)僅對FPGA有效，用于指定宏生成器使用乘法器宏單元的方式。如果綜合工具的選擇是以速度為優(yōu)先原則的，那