【正文】 33 / 33。 圖453 FPGA配置成功指示界面至此，就完成了一個(gè)完整的FPGA設(shè)計(jì)流程。(a) JTAG鏈掃描正確后的窗口界面 (b) JTAG鏈掃描正確后的窗口界面圖450 JTAG鏈掃描結(jié)果示意圖JTAG鏈檢測(cè)正確后，在期望FPGA芯片上點(diǎn)擊右鍵，在彈出的菜單中選擇“Assign New Configuration File”，會(huì)彈出圖436的窗口。成功檢測(cè)到設(shè)備后，會(huì)出現(xiàn)如圖437所示的iMPACT的主界面。 圖448 生成編程文件的窗口到此，只剩下完成設(shè)計(jì)的最后一步——下載。生成編程文件在ISE中的操作非常簡(jiǎn)單，在過(guò)程管理區(qū)中雙擊Generate Programming File選項(xiàng)即可完成，完成后則該選項(xiàng)前面會(huì)出現(xiàn)一個(gè)打鉤的圓圈，如圖436所示。 【Number of PAR Iterations (0100)】： 【Number of Results to Save (0100)】： 【Save Results in Directory (.dir will be appended)】： 【Power Reduction】：4．映射后靜態(tài)時(shí)序報(bào)告參數(shù)設(shè)置窗口圖444 映射后靜態(tài)時(shí)序報(bào)告參數(shù)設(shè)置窗口【Report Type】： 【Number of Items in Error/Verbase Report (02 Billion)】： 5．布局布線后靜態(tài)時(shí)序報(bào)告參數(shù)設(shè)置窗口圖445 布局布線后靜態(tài)時(shí)序報(bào)告參數(shù)設(shè)置窗口【Report Type】： 【Number of Items in Error/Verbose Report (02 Billion)】： 【Stamp Timing Model Filename】： 【Timing Specification Interaction Report file】： 6．仿真模型參數(shù)設(shè)置窗口圖446仿真模型參數(shù)設(shè)置窗口【General Simulation Model Properties】： 【Simulation Model Target】： 【Retain Hierarchy】： 【Generate Multiple Hierarchical Netlist Files】： 7．Xplorer參數(shù)設(shè)置窗口圖447 Xplorer參數(shù)設(shè)置窗口【Xplorer Mode】： 【Turn off Xplorer After Run Completes】： 【Maximum Number of Iterations】： 【Enable Retiming】： 基于ISE的硬件編程 本節(jié)簡(jiǎn)要介紹ISE軟件中的硬件編程流程，詳細(xì)的配置電路原理以及軟件配置參數(shù)將在第5章講解。如果選擇需要生成該模型，需要在【Simulation Model Properties】中選擇仿真模型參數(shù)。 Route Simulation Model】：生成布局布線后的仿真模型。默認(rèn)值為生成布局布線后的靜態(tài)時(shí)序報(bào)告。通過(guò)執(zhí)行【PostPlace amp。 Route Static Timing Report】：生成布局布線后的靜態(tài)時(shí)序報(bào)告。默認(rèn)值為不生成異步延遲報(bào)告。該報(bào)告列出了設(shè)計(jì)中所有的網(wǎng)線和網(wǎng)絡(luò)上所有負(fù)載的延遲。 【Generate Asynchronous Delay Report】：生成異步延遲報(bào)告。該參數(shù)也允許布線資源穿過(guò)用于綁定I/Os的位置。 【Use Bonded I/Os】: 使用綁定的I/Os。在布局布線期間，需使用UCF和PCF文件中時(shí)序約束條件。默認(rèn)值為1。默認(rèn)值為【Standard】。根據(jù)需要可以選擇【Standard】、【Medium】和【High】。 Route Effort Level (Overall)】：全局的布局布線努力程度。該布線器由努力程度來(lái)控制。該參數(shù)用來(lái)指定采用哪種方式來(lái)進(jìn)行布局布線處理。可以選擇：①【For Inputs and Outputs】，盡可能將設(shè)計(jì)中輸入/輸出寄存器放入IOBs；②【For Inputs Only】，僅考慮把輸入寄存器放入IOBs；③【For Outputs Only】，僅考慮把輸出寄存器放入IOBs；④【Off】，采用用戶的設(shè)計(jì)要求進(jìn)行處理，不考慮自動(dòng)選擇方式。 【Pack I/O Registers/Latches into IOBs】：選擇輸入輸出塊中的寄存器/鎖存器。詳細(xì)的映射報(bào)告將提示在映射時(shí)去掉的多余邏輯塊和信號(hào)，以及提示展開(kāi)的邏輯，交叉引用的信號(hào)、符號(hào)等。 【Generate Detailed MAP Report】：生成詳細(xì)的映射報(bào)告。該參數(shù)有助于評(píng)估設(shè)計(jì)中的邏輯資源，并獲得部分設(shè)計(jì)的時(shí)序信息。 2． 映射參數(shù)設(shè)置窗口圖442 映射參數(shù)設(shè)置窗口【Trim Unconnected Signals】：整理未連接的信號(hào)。如果在設(shè)計(jì)中沒(méi)有較低級(jí)的模塊，該參數(shù)允許NGDBuild運(yùn)行結(jié)束而不出現(xiàn)錯(cuò)誤。 【Allow Unexpanded Blocks】：允許未展開(kāi)的邏輯塊。圖441 實(shí)現(xiàn)屬性設(shè)置窗口1． 翻譯參數(shù)設(shè)置窗口 【Macro Search Path】：宏查找路徑。實(shí)際上ISE提供了豐富的實(shí)現(xiàn)屬性設(shè)置。經(jīng)過(guò)實(shí)現(xiàn)后能夠得到精確的資源占用情況，如圖440所示。該仿真步驟必須進(jìn)行，以確保設(shè)計(jì)功能與FPGA實(shí)際運(yùn)行結(jié)果一致；【Generate IBIS Model】用以產(chǎn)生IBIS仿真模型，輔助PCB布板的仿真與設(shè)計(jì)；【Multi Pass Place amp。 Route Static Timing】包含了進(jìn)行布局布線后靜態(tài)時(shí)序分析的一系列命令，可以啟動(dòng)Timing Analyzer分析布局布線后的靜態(tài)時(shí)序；【View/Edit Place Design（Floorplanner）】和【View/Edit Place Design（FPGA Editor）】用以啟動(dòng)Floorplanner和FPGA Editor完成FPGA布局布線的結(jié)果分析、編輯，手動(dòng)更改布局布線結(jié)果，產(chǎn)生布局布線指導(dǎo)與約束文件，輔助Xilinx自動(dòng)布局布線器，提高布局布線效率并解決布局布線中的問(wèn)題；【Analyze Power（XPower）】用以啟動(dòng)功耗仿真器分析設(shè)計(jì)功耗；【Generate PostPlace amp。布局布線步驟的命令與工具非常多：【Place amp。布局布線的輸入文件包括NCD和PCF模板文件，輸出文件包括NCD、DLY（延時(shí)文件）、PAD和PAR文件。3．布局和布線過(guò)程布局和布線（Place amp。映射項(xiàng)目包括如下命令：【Map Report】用以顯示映射步驟的報(bào)告；【Generate PostMap Static Timing】產(chǎn)生映射靜態(tài)時(shí)序分析報(bào)告，啟動(dòng)時(shí)序分析器（Timing Analyzer）分析映射后靜態(tài)時(shí)序；【Manually Place amp。映射的輸入文件包括NGD、NMC、NCD和MFP（映射布局規(guī)劃器）文件，輸出文件包括NCD、PCF（物理約束文件）、NGM和MRP（映射報(bào)告）文件。翻譯項(xiàng)目包括3個(gè)命令：【Translation Report】用以顯示翻譯步驟的報(bào)告；【Floorplan Design】用以啟動(dòng)Xilinx布局規(guī)劃器（Floorplanner）進(jìn)行手動(dòng)布局，提高布局器效率；【Generate PostTranslate Simulation Model】用以產(chǎn)生翻譯步驟后仿真模型，由于該仿真模型不包含實(shí)際布線時(shí)延，所以有時(shí)省略此仿真步驟。1．翻譯過(guò)程在翻譯過(guò)程中，設(shè)計(jì)文件和約束文件將被合并生成NGD（原始類(lèi)型數(shù)據(jù)庫(kù)）輸出文件和BLD文件，其中NGD文件包含了當(dāng)前設(shè)計(jì)的全部邏輯描述，BLD文件是轉(zhuǎn)換的運(yùn)行和結(jié)果報(bào)告。映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上（LUT、FF、Carry等）。 Route）。圖438 test模塊的仿真結(jié)果 基于ISE的實(shí)現(xiàn) 所謂實(shí)現(xiàn)（Implement）是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。圖436 選擇待測(cè)模塊對(duì)話框選中圖436中Xilinx ISE Simulator下的Simulate Behavioral Model項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，選擇彈出菜單的Properties項(xiàng)，會(huì)彈出如圖437所示的屬性設(shè)置對(duì)話框，最后一行的Simulation Run Time就是仿真時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)，本例采用默認(rèn)值。end完成測(cè)試平臺(tái)后。 if(clk == 1) din = din + 1。添加的測(cè)試代碼如下： forever begin5。 // Add stimulus here endendmodule由此可見(jiàn)，ISE自動(dòng)生成了測(cè)試平臺(tái)的完整架構(gòu)，包括所需信號(hào)、端口聲明以及模塊調(diào)用的完成。 din = 0。 // Instantiate the Unit Under Test (UUT) test uut ( .clk(clk),.din(din), .dout(dout) )。 reg [7:0] din。 用鼠標(biāo)選中test，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵，ISE會(huì)在源代碼編輯區(qū)自動(dòng)顯示測(cè)試模塊的代碼： `timescale 1ns / 1ps module test_test_v。首先在工程管理區(qū)將“Sources for”設(shè)置為Behavioral Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇“New Source”命令，然后選中“Verilog Test Fixture”類(lèi)型，輸入文件名為“test_test”，再點(diǎn)擊“Next”進(jìn)入下一頁(yè)。從中，可以看出，dout信號(hào)等于din信號(hào)加1，功能正確。同樣，可在“Simulate Behavioral Model”選項(xiàng)上單擊右鍵，設(shè)置仿真時(shí)間等。圖433 初始化輸入然后將testbench文件存盤(pán)，則ISE會(huì)自動(dòng)將其加入到仿真的分層結(jié)構(gòu)中，如圖434所示。圖432 測(cè)試矢量波形接下來(lái)，初始化輸入（注：灰色的部分不允許用戶修改），修改的方法為：選中信號(hào)，在其波形上單擊，從該點(diǎn)擊所在周期開(kāi)始，在往后所有的時(shí)間單元內(nèi)該信號(hào)電平反相。默認(rèn)的初始化時(shí)間設(shè)置如下：時(shí)鐘高電平時(shí)間（Clock High Time）：100ns 時(shí)鐘低電平時(shí)間（Clock Low Time）：100ns 輸入建立時(shí)間（Input Setup）：15ns 輸出有效時(shí)間（Output Valid）：15ns 偏移時(shí)間（Offset）：100ns 單擊“OK”按鈕，接受默認(rèn)的時(shí)間設(shè)定。此時(shí)HDL Bencher程序自動(dòng)啟動(dòng)，等待用戶輸入所需的時(shí)序要求，如圖431所示。由于本工程只有一個(gè)模塊，所以只列出了test，如圖430所示。首先在工程管理區(qū)將Sources for設(shè)置為Behavioral Simulation，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，然后選中“Test Bench WaveForm”類(lèi)型，輸入文件名為“test_bench”，點(diǎn)擊Next進(jìn)入下一頁(yè)。由于后者使用簡(jiǎn)單、功能強(qiáng)大，所以本節(jié)主要介紹基于Verolog語(yǔ)言的測(cè)試平臺(tái)建立方法。 基于ISE的仿真 在代碼編寫(xiě)完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。該參數(shù)控制是否需要優(yōu)化在HDL代碼中已例化的原語(yǔ)。 默認(rèn)為允許優(yōu)化Slice結(jié)構(gòu)。該參數(shù)僅對(duì)FPGA有效，用于控制是否將關(guān)鍵路徑的查找表邏輯盡量配置在同一個(gè)Slice或者CLB模塊中，由此來(lái)縮短LUT之間的布線。默認(rèn)為【Auto】。在Xilinx系列FPGA的IOB中分別有輸入和輸出寄存器。 【Pack I/O Registers into IOBs】：I/O寄存器置于輸入輸出塊。該參數(shù)僅對(duì)FPGA有效，用于控制在進(jìn)行寄存器配平時(shí)，是否允許移動(dòng)后級(jí)寄存器。如果【Register Balancing】的設(shè)置為【No】，那么該參數(shù)的設(shè)置無(wú)效。 【Move First FlipFlop Stage】：移動(dòng)前級(jí)寄存器。采用寄存器配平后，所用到的寄存器數(shù)就會(huì)相應(yīng)地增減。采用寄存器配平技術(shù)，可以改善某些設(shè)計(jì)的時(shí)序條件。該參數(shù)僅對(duì)FPGA有效，用于指定是否允許平衡寄存器。默認(rèn)為使能。該參數(shù)用于指定是否把寄存器傳輸級(jí)功能等效的寄存器刪除，這樣可以減少寄存器資源的使用。默認(rèn)為允許寄存器復(fù)制。該參數(shù)用于控制是否允許寄存器的復(fù)制。這里扇出數(shù)的選擇與設(shè)計(jì)的性能有直接的關(guān)系，需要用戶合理選擇。 【Max Fanout】：最大扇出數(shù)。該參數(shù)用于控制對(duì)所綜合的模塊是否自動(dòng)插入I/O緩沖器。 Xilinx特殊選項(xiàng) Xilinx特殊選項(xiàng)用于將用戶邏輯適配到Xilinx芯片的特殊結(jié)構(gòu)中，不僅能節(jié)省資源，還能提高設(shè)計(jì)的工作頻率，其配置界面如圖429所示，包括10個(gè)配置選項(xiàng)，具體如下所列。默認(rèn)為【Auto】。該參數(shù)僅對(duì)FPGA有效，用于指定宏生成器使用乘法器宏單元的方式。如果綜合工具的選擇是以速度為優(yōu)先原則的，那