基于fpga的fir濾波器的程序設(shè)計(jì)8階(參考版)
2025-07-30 04:31本頁(yè)面
【正文】 圖表整潔，布局合理，文字注釋必須使用工程字書(shū)寫(xiě)，不準(zhǔn)用徒手畫(huà)3）畢業(yè)論文須用A4單面打印，論文50頁(yè)以上的雙面打印4）圖表應(yīng)繪制于無(wú)格子的頁(yè)面上5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔1）設(shè)計(jì)（論文）2）附件：按照任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂3）其它25。：任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。作者簽名： 日 期： 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。 參考文獻(xiàn)[1] Ⅱ的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M].,8[2] 褚振勇. FPGA設(shè)計(jì)及應(yīng)用（第三版）[M].,4[3] 陳懷琛，.MATLAB及在電子信息課程中的應(yīng)用[M].北京：,1[4] 王金明，冷自強(qiáng)，EDA技術(shù)與Verilog設(shè)計(jì)[M].北京：[5] 程佩青. 數(shù)字信號(hào)處理教程（第三版）[M].北京：清華大學(xué)出版社，2007[6] 杜勇，路建功，數(shù)字濾波器的MATLAB與FPGA實(shí)現(xiàn)[M]北京：電子工業(yè)出版社，2012,3附錄FIR濾波器RTL圖 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。回顧這一周，我收獲了很多，不僅鞏固了以前老師所講的東西，也學(xué)到了許多以前上課沒(méi)注意到的地方。另外，這次課設(shè)讓我重新熟悉到了，功能強(qiáng)大的matlab工具軟件。通過(guò)這次課設(shè)學(xué)習(xí)到了，具體濾波器的設(shè)計(jì)與應(yīng)用。 END dff8。 END IF。139。 ELSIF(clk39。039。139。 END jicunqi。 d:IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 USE 。 end end endmodule quartusII中功能仿真在ModelSimAlter 軟件中仿真的波形圖如下： 圖322 仿真波形圖4寄存器模塊在本設(shè)計(jì)中使用帶異步復(fù)位rst端的D觸發(fā)器，當(dāng)rst=1時(shí)，輸出信號(hào)q=0，當(dāng)rst=0且上升沿脈沖到達(dá)時(shí)q=d，即延遲了一個(gè)在周期。 200x=839。 200x=839。 200x=839。 200x=839。 200x=839。 200x=839。 200x=839。 //Add stimulus here end endinitial begin forever begin 200x=839。 forever begin //wait 200 ns for global reset to finish 100 clk=1。 forever begin 200 rst=1。//instantiate the unit under test (uut)fir uut(.clk(clk),.rst(rst),.x(x),.y(y))。reg[7:0]x。 //inputs reg clk。y={sum[7],sum[7],sum[7],sum[7],sum[7],sum[7],sum[7],sum[7:7]}。tap1=tap0。tap3=tap2。tap5=tap4。//648+1+=//16+8+++=//4+2++=//8+41++=//,//,tap7=tap6。 t3=tap0+tap7。 t1=tap2+tap5。 end else。 t2=0。 t0=0。reg[7:0]sum。reg[7:0]tap0,tap1,tap2,tap3,tap4,tap5,tap6,tap7。output [7:0]y。input clk,rst。 各個(gè)系數(shù)的移位情況如下：其中2表示左移1位，1表示不移位，其他依次類推：128h(0)=128==128h(1)=128==1++128h(2)=128==4+1+++128h(3)=128==8+41+128h(4)=128==16+128h(5)=128==128164++得到：sum=(t36)(t33)+t3+{t3[7],t3[7],t3[7:2]} + (t24)+(t23)+{t2[7],t2[7:1]}+{t2[7],t2[7],t2[7:2]}+{t2[7],t2[7],t2[7],t2[7],t2[7:4]} (t12)(t11){t1[7],t1[7:1]}{t1[7],t1[7],t1[7],t1[7],t1[7],t1[7:5]} (t03)(t02)+t0{t0[7],t0[7:1]}{t0[7],t0[7],t0[7],t0[7],t0[7],t0[7:5]}。設(shè)計(jì)要求：（1）采樣頻率Fs=（2）截止頻率Fc=（4）窗口類型為kaiser窗，= （5）濾波器長(zhǎng)度為8 VerilogHDL的實(shí)現(xiàn)這個(gè)方法的實(shí)現(xiàn)中，使用了移位代替乘法運(yùn)算來(lái)實(shí)現(xiàn)濾波器乘加的方法。VerilogHDL 的設(shè)計(jì)者想要以 C 編程語(yǔ)言為基礎(chǔ)設(shè)計(jì)一種語(yǔ)言，可
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