第4章主存儲(chǔ)器(參考版)
2025-07-23 10:57本頁(yè)面
【正文】 。 CPU地址總線(xiàn)為 A15～ A0，數(shù)據(jù)總線(xiàn)為 D7～ D0，控制信號(hào)為 R/ (讀 /寫(xiě) )， MREQ(當(dāng)存儲(chǔ)器進(jìn)行讀或?qū)懖僮鲿r(shí)，該信號(hào)指示地址總線(xiàn)上的地址是有效的 )。 課后作業(yè) 512K 16的存儲(chǔ)器，由 64K 1的 2164RAM芯片構(gòu)成 (芯片內(nèi)是 4個(gè) 128 128結(jié)構(gòu) )。 注意：多體交叉存儲(chǔ)器要求存儲(chǔ)體的個(gè)數(shù)必須是 2的整數(shù)冪 ， 即必須中 1 … 個(gè) ， 而且任一分體出現(xiàn)故障都影響整個(gè)地址空間的所有區(qū)域 。 在 4個(gè)分體完全并行的理想情況下 ， 每隔 1/4存取周期啟動(dòng)一個(gè)存儲(chǔ)體 ， 每個(gè)存取周期將可訪(fǎng)存 4次 ， 使主存的吞吐量提高為原來(lái)的 4倍 。這種編址方式又稱(chēng)橫向編址。第 i個(gè)模塊 Mi的地址編號(hào)應(yīng)按下式給出： M *j+i 其中， j=0,1,2,…,L 1； i=0,1,2,…,M 1 例：四個(gè)分體組成的多體交叉存儲(chǔ)器，四個(gè)分體為M0~M3. 其編址如表 。 主存地址寄存器的低位部分經(jīng)譯碼后選擇不同的存儲(chǔ)體（ m位），而高位部分則指向存儲(chǔ)體的存儲(chǔ)字。如果在 M個(gè)模塊上交叉編址 (M=2m)，則稱(chēng)為模 M交叉編址。 4． 9 多體交叉存儲(chǔ)器（了解） 計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫(xiě)線(xiàn)路、地址寄存器和數(shù)據(jù)寄存器，稱(chēng)為 “ 存儲(chǔ)模塊 ” 。 由于大規(guī)模集成電路的發(fā)展 ， 主存儲(chǔ)器的位數(shù)可以做得更多 ， 使多數(shù)計(jì)算機(jī)的存儲(chǔ)器有糾正錯(cuò)誤代碼的功能 (ECC)。 實(shí)現(xiàn)差錯(cuò)檢測(cè)和差錯(cuò)校正的代價(jià)是信息冗余 。 3．存儲(chǔ)校驗(yàn)線(xiàn)路 計(jì)算機(jī)在運(yùn)行過(guò)程中 ， 主存儲(chǔ)器要和 CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù) 。圖 4． 21是 Intel 8203邏輯框圖 。 例如 Intel 8203DRAM控制器是為了控制 2117，2118和 2164DRAM芯片而設(shè)計(jì)的 。 R/W 刷新 R/W 刷新 R/W R/W R/W 微秒 微秒 微秒 刷新請(qǐng)求 刷新請(qǐng)求 （ DMA請(qǐng)求） （ DMA請(qǐng)求） 動(dòng)態(tài) MOS存儲(chǔ)器的刷新需要有硬件電路的支持 ，包括 刷新計(jì)數(shù)器 、 刷新訪(fǎng)存裁決 、 刷新控制邏輯等 。 每隔一段時(shí)間刷新一行。 集中刷新的 缺點(diǎn) 是在刷新期間不能訪(fǎng)問(wèn)存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。 RAM刷新周期為 2ms。 定期向電容補(bǔ)充電荷 ?刷新 死區(qū) 用在實(shí)時(shí)要求不高的場(chǎng)合。平時(shí)無(wú)電 源供電，時(shí)間一長(zhǎng)電容電荷會(huì)泄放，需定期向電容 補(bǔ)充電荷，以保持信息不變。 在大容量存儲(chǔ)器芯片中 ， 為了減少芯片地址線(xiàn)引出端數(shù)目 ， 將地址碼分兩次送到存儲(chǔ)器芯片 ， 因此芯片地址線(xiàn)引出端減少到地址碼的一半 。 芯片 芯片地址 片選信號(hào) 片選邏輯 2K 2K 1K A10~A0 A10~A0 A9~A0 CS0 CS1 CS2 A12A11 A12A11 A12A11 5KB需 13位地址尋址 ： ROM A12~A0 64KB 1K 2K 2K RAM A10 A15A14A13為全 0 2．存儲(chǔ)控制 在存儲(chǔ)器中 ， 往往需要增設(shè)附加電路 。 便于擬定片選邏輯。給出地址分配和片選邏輯。其中， 0000H ~07FFH為 ROM區(qū)，選用 EPROM芯片（ 2KB/片）；0800H~13FFH為 RAM區(qū)，選用 RAM芯片（ 2KB/片和 1KB/片）。 （ 1）片數(shù) =存儲(chǔ)器總?cè)萘浚ㄎ唬?/芯片容量（位） =4K*8/（ 1K*4） =8（片） （ 2） CPU總線(xiàn)（由 存儲(chǔ)器容量 決定） 地址線(xiàn)位數(shù) =log2(字?jǐn)?shù) )=log2(4K)=12(位 ) 數(shù)據(jù)線(xiàn)位數(shù) =字長(zhǎng) =8（位） （ 3）芯片總線(xiàn)（由 芯片容量 決定） 地址線(xiàn) =log2(1K)=10(位 ) 數(shù)據(jù)線(xiàn) =4（位） （ 4）分組（組內(nèi)并行工作， Cs連在一起，組間串行工作， Cs分別連接譯碼器的輸出） 組內(nèi)芯片數(shù) =存儲(chǔ)器字長(zhǎng) /芯片字長(zhǎng) =8/4=2（片） 組數(shù) =芯片總數(shù) /組內(nèi)片數(shù) =8/2=4（組） （ 5）地址分配與片選邏輯 64KB 1K 4 1K 4 1K 4 1K 4 1K 4 1K 4 1K 4 1K 4 需 12位地址尋址： 4KB A15… A12A11 A10 A9…… A0 A11… A0 0 0 0 …… 0 任意值 0 0 1 …… 1 0 1 1 …… 1 1 0 1 …… 1 0 1 0 …… 0 1 0 0 …… 0 1 1 0 …… 0 1 1 1 …… 1 片選 芯片地址 低位地址分配給芯片，高位地址形成片選邏輯 。 KNLM ?例 :由 Intel2114(1K ? 4位 )芯片組成容量為 4K ? 8位的主存儲(chǔ)器的邏輯框圖 ,說(shuō)明地址總線(xiàn)和數(shù)據(jù)總線(xiàn)的位數(shù)，該存儲(chǔ)器與 8位字長(zhǎng)的 CPU的連接關(guān)系。 (3)字位擴(kuò)展 實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)充 。 只有當(dāng) RAS由 “ 1”變 “ 0”時(shí) ， 才會(huì)激發(fā)出行時(shí)鐘 ， 存儲(chǔ)器才會(huì)工作 。 方法 : 靜態(tài)存儲(chǔ)器 進(jìn)行字?jǐn)U展時(shí) ， 將各芯片的 地址線(xiàn) 、數(shù)據(jù)線(xiàn) 、 讀寫(xiě)控制線(xiàn)相應(yīng)并聯(lián) ， 而由 片選信號(hào)來(lái)區(qū)分各芯片的地址范圍 。 方法 :位擴(kuò)展的連接方式是將多片存儲(chǔ)器的 地址 、 片選CS、 讀寫(xiě)控制端 R／ W相應(yīng)并聯(lián) ， 數(shù)據(jù)端分別引出 。 RAM 根據(jù)用于需求而設(shè)計(jì)的專(zhuān)用存儲(chǔ)器芯片 4． 8 半導(dǎo)體存儲(chǔ)器的組成與控制 常用的半導(dǎo)體存儲(chǔ)器芯片有多字一位片和多字多位 (4位、 8位 )片，如 16M位容量的芯片可以有 16M ? l位和 4M ? 4位等種類(lèi)。 2． cache DRAM(CDRAM) 其原理與 EDRAM相似，其主要差別是 SRAM cache的容量 較大，且與真正的 cache原理相同 DRAM (extended data out) 可提前預(yù)存取的 DRAM（ 20~30ns） . 4．同步 DRAM(SDRAM) 存儲(chǔ)器在收到地址信息和控制信息后的信息存取 過(guò)程中， CPU可同步并行處理其他任務(wù)，而 1~3的 DRAM此時(shí)只能停下來(lái)等待 CPU的存取處理。它是近年來(lái)發(fā)展很快很有前途的存儲(chǔ)器。它兼有 ROM和 RAM倆者的性能，又有 ROM， DRAM一樣的高密
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