第4章主存儲(chǔ)器-全文預(yù)覽
【正文】 EPROM芯片（ 2KB/片）；0800H~13FFH為 RAM區(qū)，選用 RAM芯片（ 2KB/片和 1KB/片）。 KNLM ?例 :由 Intel2114(1K ? 4位 )芯片組成容量為 4K ? 8位的主存儲(chǔ)器的邏輯框圖 ,說(shuō)明地址總線和數(shù)據(jù)總線的位數(shù)，該存儲(chǔ)器與 8位字長(zhǎng)的 CPU的連接關(guān)系。 只有當(dāng) RAS由 “ 1”變 “ 0”時(shí) ， 才會(huì)激發(fā)出行時(shí)鐘 ， 存儲(chǔ)器才會(huì)工作 。 方法 :位擴(kuò)展的連接方式是將多片存儲(chǔ)器的 地址 、 片選CS、 讀寫(xiě)控制端 R／ W相應(yīng)并聯(lián) ， 數(shù)據(jù)端分別引出 。 2． cache DRAM(CDRAM) 其原理與 EDRAM相似，其主要差別是 SRAM cache的容量 較大，且與真正的 cache原理相同 DRAM (extended data out) 可提前預(yù)存取的 DRAM（ 20~30ns） . 4．同步 DRAM(SDRAM) 存儲(chǔ)器在收到地址信息和控制信息后的信息存取 過(guò)程中， CPU可同步并行處理其他任務(wù)，而 1~3的 DRAM此時(shí)只能停下來(lái)等待 CPU的存取處理。它兼有 ROM和 RAM倆者的性能，又有 ROM， DRAM一樣的高密度。 其讀寫(xiě)操作類似于 SRAM， 但每字節(jié)的寫(xiě)入周期要幾毫秒 ， 比 SRAM長(zhǎng)得多 。 EPROM的編程次數(shù)不受限制 。 3．可擦可編程序的只讀存儲(chǔ)器 (EPROM) EPROM的基本存儲(chǔ)單元由一個(gè)管子組成，但管子內(nèi)多增加了一個(gè) 浮置柵。 2．可編程序的只讀存儲(chǔ)器 (PROM) PROM可由用戶根據(jù)自己的需要來(lái)確定 ROM中的內(nèi)容 ， 常見(jiàn)的熔絲式 PROM是以熔絲的接通和斷開(kāi)來(lái)表示所存的信息為 “ 1”或 “ 0”。 非易失性半導(dǎo)體存儲(chǔ)器 :即使停電 ， 所存儲(chǔ)的內(nèi)容也不會(huì)丟失 。 DRAM作為計(jì)算機(jī)主存儲(chǔ)器的主要元件得到了廣泛的應(yīng)用 . DRAM的缺點(diǎn) : (1)速度比 SRAM要低。這種方式稱行地址再生方式。 DRAM采用 “ 讀出 ” 方式進(jìn)行再生。 為了保證存儲(chǔ)信息不遭破壞 ， 必須在電荷漏掉以前就進(jìn)行充電 ， 以恢復(fù)原來(lái)的電荷 。 16K存儲(chǔ)器地需 14位地址碼，為了減少封裝引腳數(shù)，地址碼分兩批（每批 7位）送至存儲(chǔ)器，先送行地址，再送列地址。 1）若數(shù)據(jù)線為“ 0”且 CS上無(wú)電荷－＞準(zhǔn)備寫(xiě)“ 1”?則VDD要對(duì) Cs充電， Cs上存儲(chǔ)一定電荷 ?“ 1”已寫(xiě)入。 讀完成后， CS上的電荷被泄放完，因此是破壞性讀出，必須采用重寫(xiě)再生措施。若 T1截止， C的電壓保持不變。 ? 數(shù)據(jù)對(duì)寫(xiě)允許的保持時(shí)間 thDIN ? 最小寫(xiě)允許寬度 tWWE 二．動(dòng)態(tài)存儲(chǔ)器 (DRAM) (1)三管（早期 1Kbit DRAM） 組成 : T1,T2,T3,C 定義 : “1”C有電荷 “ 0”C上無(wú)電荷 工作 : 讀出 :讀出數(shù)據(jù)線預(yù)充電至 “ 1”，讀出選擇線 “ 1”， T3導(dǎo)通， 若 C上有電荷， T2導(dǎo)通， 讀出數(shù)據(jù)線經(jīng) T T3接地，讀出電壓為“ 0”。所需提前的最短時(shí)間稱為 tsuAdr ? 地址對(duì)寫(xiě)允許 WE的保持時(shí)間 thAdr 在寫(xiě)允許 WE撤除后 (即 WE=1)，地址必須保持一段時(shí)間不變，這段最短的保持時(shí)間稱為 thAdr，又稱寫(xiě)恢復(fù)時(shí)間。 ? 地址對(duì)片選的建立時(shí)間 tsuAdr→CS 如果地址在 CS=1期間變化，則為了能在 CS負(fù)跳變到達(dá)后按地址讀出數(shù)據(jù)，地址的變化應(yīng)提前在 CS負(fù)跳變到達(dá)前進(jìn)行。 Intel 2114——1024 4 的存儲(chǔ)器： ? 4096 個(gè)基本存儲(chǔ)單元，排成 64 64 (64 16 4) 的矩陣； ? 需 10 根地址線尋址； ? X 譯碼器輸出 64 根選擇線，分別選擇 164 行； ? Y 譯碼器輸出 16 根選擇線，分別選擇 116 列控制各列的位 線控制門(mén)。 x1 x64 (3) 驅(qū)動(dòng)器 雙譯碼結(jié)構(gòu)中，在譯碼器輸出后加驅(qū)動(dòng)器，驅(qū)動(dòng)掛在各條X方向選擇線上的所有存儲(chǔ)元電路。 ? 將基本的存儲(chǔ)電路有規(guī)則地組織起來(lái)，就是存儲(chǔ)體。 若 ，執(zhí)行 寫(xiě) 操作，寫(xiě)入數(shù)據(jù) DIN，經(jīng) T T TT8，寫(xiě)入 F/F。 為了用 Y譯碼信號(hào)選擇一列，在每個(gè)存儲(chǔ)單元處加兩個(gè) MOS管 T T8。 T1~T6:存儲(chǔ)單元（ 1bit） 16個(gè)存儲(chǔ)單元排列成 4*4矩陣的形式，每個(gè)存儲(chǔ)單元被連接到不同字線、列線的交叉處，并加上讀 /寫(xiě)控制電路，用地址編譯器提供字線、列線選擇信號(hào)。 這樣根據(jù)兩條位線上哪一條產(chǎn)生負(fù)脈沖判斷讀出 1還是 0。 （ 1）讀操作 ? 因?yàn)?T T6通＝＞則 A、 B點(diǎn)與位線 位線 2相連。 其中： T T2－存儲(chǔ)二進(jìn)制信 息的雙穩(wěn)態(tài) F/F. T T4:是 T T2的負(fù)載管 T T6：構(gòu)成門(mén)控電路 電路中有一條字線：用來(lái)選擇這個(gè)記憶單元。 功耗較大 ,速度快 ,作 Cache。 （ 1）地址 ARAB CPU將地址信號(hào)送至地址總線 （ 2） Read CPU發(fā)讀命令 （ 3） Wait for MFC 等待存儲(chǔ)器工作完成信號(hào) （ 4） (AR)DBDR 讀出信息經(jīng)數(shù)據(jù)總線送至 CPU 寫(xiě)（存）操作 ：將要寫(xiě)入的信息存入 CPU所指定的存儲(chǔ)單元中。 （目前一般存儲(chǔ)器可達(dá)幾納秒（ ns）） 主存儲(chǔ)器用來(lái)暫時(shí)存儲(chǔ) CPU正在使用的指令和數(shù)據(jù)，它和 CPU的關(guān)系最為密切。 2. 存取時(shí)間 （ 存儲(chǔ)器訪問(wèn)時(shí)間 ） (或讀 /寫(xiě)時(shí)間 )：（ memory access time） 指啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間 。 永久記憶性存儲(chǔ)器： 斷電后仍能保存信息的存儲(chǔ)器。 順序存儲(chǔ)器： 只能按某種順序來(lái)存取，存取時(shí)間和存儲(chǔ)單元 的物理位置有關(guān)。 按字節(jié)尋址計(jì)算機(jī) ：可編址的最小單位是字節(jié)的計(jì)算機(jī)。 存儲(chǔ)單元： 是 CPU訪問(wèn)存儲(chǔ)器基本單位，由若干個(gè)具有相同操作屬性的存儲(chǔ)元組成。CPU直接從存儲(chǔ)器取指令或存取數(shù)據(jù)。 、位擴(kuò)展方式，存儲(chǔ)器組成與控制。第 4章 主存儲(chǔ)器 主存儲(chǔ)器處于全機(jī)中心地位 讀 /寫(xiě)存儲(chǔ)器 非易失性存儲(chǔ)器 DRAM的研制與發(fā)展（略） 半導(dǎo)體存儲(chǔ)器的組成與控制 多體交叉存儲(chǔ)器 學(xué)習(xí)目的 、主存儲(chǔ)器分類、主存儲(chǔ)器的主要技術(shù)指標(biāo)、主存儲(chǔ)器的基本操作。 本章重難點(diǎn) 重點(diǎn)： 、動(dòng)態(tài)存儲(chǔ)元的讀 /寫(xiě)原理，再生產(chǎn)生的原因和實(shí)現(xiàn)方法。 。 存儲(chǔ)元： 存儲(chǔ)器的最小組成單位，用以存儲(chǔ) 1位二進(jìn)制代碼。 字節(jié)存儲(chǔ)單元 ： 存放一個(gè)字節(jié)的存儲(chǔ)單元，相應(yīng)的單
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