【正文】 最后再一次感謝所有在設(shè)計(jì)中曾經(jīng)幫助過我的良師益友和同學(xué)。 其次，我要感謝幫助過我的同學(xué)，他們也為我解決了不少我不太明白的設(shè)計(jì)上的難題。龍駒老師嚴(yán)謹(jǐn)求實(shí)的治學(xué)態(tài)度，踏實(shí)堅(jiān)韌的工作精神，將使我終生受益。本課題在選題及進(jìn)行過程中得到龍老師的悉心指導(dǎo)。在自動(dòng)飲料售賣機(jī)故障分析方面也還未做周全的考慮，若自動(dòng)飲料售賣機(jī)在使用過程中出現(xiàn)很多品種的及價(jià)位的飲料，以上的實(shí)用性就可以得到改進(jìn)。挫折是一份財(cái)富，經(jīng)歷是一份擁有。讓我知道了學(xué)無止境的道理。用不同的器件組建不同的模塊，從而達(dá)到最終的設(shè)計(jì)要求。不知道是因?yàn)樾那楹眠€是太累， 回去特舒服，特別的塌實(shí) 。當(dāng)年紅軍爬雪山，越草地，與自然做斗爭(zhēng)，冰天雪地的。但大家臉上的表情都是欣慰和歡喜的，到底工夫不負(fù)有心人。通過兩周以來同學(xué)和老師的共同努力，我們終于完成了電子課程。我這次是負(fù)責(zé)代碼的編寫與最后原理圖的繪制，代碼來說是比較輕松的，因?yàn)樽约阂灿幸恍┯嘘P(guān)EAD電子設(shè)計(jì)關(guān)于自動(dòng)售貨機(jī)的資料，再結(jié)合這次課程設(shè)計(jì)的要求，綜合自己所學(xué)的知識(shí)，根據(jù)資料上的一些總的框架，編寫出了程序源代碼與測(cè)試代碼，經(jīng)過Model slimes 、Leonardospectrum、MAX+PLUS2 ，發(fā)現(xiàn)有問題的地方及時(shí)改掉，經(jīng)過反復(fù)的操作終于達(dá)到目的，再后仿真時(shí)經(jīng)常遇到錯(cuò)誤，不是沒有波形就是沒有延遲，或者是波形不能完整出現(xiàn)，發(fā)現(xiàn)是測(cè)試代碼的不正確造成，但還需要在前仿真正確的前提下改正，經(jīng)過仔細(xì)的觀察終于完成正確的后仿真，基本完成設(shè)計(jì)要求，但在后面的portal應(yīng)用中還是問題層出不窮，發(fā)現(xiàn)自己還是需要認(rèn)真學(xué)習(xí)有關(guān)portal的知識(shí)，甚么有關(guān)庫文件的應(yīng)用與器件的連接之間的操作，還是很生疏，但在認(rèn)真努力下還是完成了原理圖的繪制。通過本次設(shè)計(jì)，我們?cè)趯?duì)EDA這門技術(shù)上有了更深刻的認(rèn)識(shí)，也從實(shí)踐的例子中去感受到了EDA設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來的改變與進(jìn)步。在設(shè)計(jì)開始前我們對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的分析和設(shè)計(jì)準(zhǔn)備工作，設(shè)計(jì)過程中，我們相互協(xié)調(diào)，積極參與完成技術(shù)實(shí)現(xiàn)的難點(diǎn)。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個(gè)LAB由10個(gè)LE組成，一個(gè)LE由LUT和寄存器組成，適合于時(shí)序邏輯電路的設(shè)計(jì)。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個(gè)邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲(chǔ)器接口電路、4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O能力。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、IO單元（IOE）組成。EDA試驗(yàn)箱的實(shí)驗(yàn)：經(jīng)過以上前仿真，綜合，然后布局布線，后仿真，前、后仿真驗(yàn)證成功后，下載到FPGA實(shí)驗(yàn)箱,成功得到led顯示，與上面的仿真波形相對(duì)應(yīng)，與設(shè)計(jì)思想吻合，實(shí)驗(yàn)部分已經(jīng)成功，下面是原理圖的繪制，如圖48所示圖481 原理圖圖482 原理圖FPGA器件介紹 FPGA(Field－Programmable Gate Array)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。本設(shè)計(jì)的RTL描述如圖47所示：圖47 RLT級(jí)原理圖 仿真后分析仿真后圖形分析：采用系統(tǒng)函數(shù)隨機(jī)產(chǎn)生測(cè)試數(shù)據(jù)，在100ns時(shí)系統(tǒng)復(fù)位，在150ns時(shí)測(cè)試數(shù)據(jù)有效，輸入5個(gè)wu_jiao信號(hào)，在550ms時(shí)滿足輸出，但在650ns時(shí)輸出get、sell_out同時(shí)為高，持續(xù)100ns，布局布線后信號(hào)產(chǎn)生遲延為100ns，在650ns到950ns中輸入3個(gè)wu_jiao和一個(gè)yi_yuan信號(hào)，在950ns使?jié)M足輸出，但在1050ms時(shí)產(chǎn)生輸出，get、sell_out同時(shí)為高，持續(xù)100ns，在1050ns到1350ns中輸入2個(gè)wu_jiao 2個(gè)yi_yuan信號(hào)，在1350ns時(shí)滿足輸出，但在1450ns時(shí)輸出get、half_out、sell_out同時(shí)為高，持續(xù)100ns，通過以上分析可以知道，經(jīng)過綜合后，信號(hào)產(chǎn)生了100ns的時(shí)間遲延，狀態(tài)符合設(shè)計(jì)要求。RTL：寄存器級(jí)的基本部件是寄存器、計(jì)數(shù)器、多路復(fù)用器和算術(shù)邏輯單元(ALU)，這些基本部件有時(shí)也稱為功能塊。電源VCC先通過R9，R10給C3充電，使電容C3從0 V充電到2Vcc／3，接著從2Vcc／3放電到VCC／3，又再從VCC／3充電到2Vcc／3，電容C3形成周期性的充放電過程，從而在555的輸出端out形成周期性的矩形脈沖波，構(gòu)成多諧振蕩器。當(dāng)投入五個(gè)五角的硬幣時(shí)，送出一瓶飲料，如圖41圖41 波形圖當(dāng)投入硬幣不足（兩個(gè)五角，一個(gè)一元）時(shí)無飲料送出，如圖42圖42 波形圖當(dāng)投入三個(gè)五角，一個(gè)一元硬幣時(shí)，有飲料送出，如圖43圖43 波形圖投入四個(gè)五角硬幣，一個(gè)一元硬幣時(shí)，有飲料送出，并找回五角硬幣，如圖44圖44 波形圖投入三個(gè)一元硬幣時(shí)有飲料送出且找回五角硬幣，當(dāng)有復(fù)位信號(hào)時(shí)系統(tǒng)強(qiáng)行復(fù)位，此時(shí)無論有無信號(hào)硬幣投入，售賣機(jī)都沒反應(yīng)，如圖45圖45 波形圖 定時(shí)器原理圖多諧振蕩器是一種自激振蕩器，接通電源后不需要外加觸發(fā)信號(hào)便能自動(dòng)產(chǎn)生矩形脈沖。第三組開始輸入信號(hào)：在1050ns且為上升沿時(shí)，1個(gè)yi_yuan高電平，后接著倆wu_jiao高電平，又一個(gè)yi_yuan高電平，half_out/get和sell_out信號(hào)出現(xiàn)告電平持續(xù)100ns，表示分別有賣出、找零和取飲料信號(hào)。 s=idle。 get=0。 s=idle。get=1。 s=idle。 endendthree: beginif(wu_jiao)