如何設(shè)計(jì)按鍵消抖(參考版)
2025-07-02 23:03本頁(yè)面
【正文】 而對(duì)于FPGA等并行處理的系統(tǒng)，其優(yōu)勢(shì)就很明顯，只要片內(nèi)邏輯資源夠用，通過(guò)硬件加速軟件消抖的處理，完全可以做到按鍵消抖并行化。通過(guò)上面一些按鍵消抖方法的介紹分析，我們可以看到，傳統(tǒng)單片機(jī)等系統(tǒng)大多是串行處理，即順序執(zhí)行，只能并行處理一些中斷程序。在按鍵松開階段其抖動(dòng)也可以一樣被消除。在按鍵按下到完全生效期間有一系列的抖動(dòng)，對(duì)于持續(xù)時(shí)間為12個(gè)時(shí)鐘周期的低電平抖動(dòng)將被消除，對(duì)于持續(xù)時(shí)間為3個(gè)或以上時(shí)鐘周期的低電平則認(rèn)為按鍵有效，輸出一個(gè)時(shí)鐘周期的低電平脈沖（讀者可以根據(jù)狀態(tài)轉(zhuǎn)換圖畫出相應(yīng)的時(shí)序圖進(jìn)行分析）。該VHDL代碼描述了一個(gè)狀態(tài)機(jī)，其狀態(tài)轉(zhuǎn)換圖如圖所示：圖 5狀態(tài)轉(zhuǎn)換圖該狀態(tài)機(jī)有4個(gè)狀態(tài)：S0、SSS3，其中前3個(gè)狀態(tài)輸出高電平，最后一個(gè)狀態(tài)輸出低電平。END PROCESS P1。end if。 thennext_s = s0。if din = 39。when s3 =dout = 39。elsenext_s = s3。139。139。end if。 thennext_s = s0。if din = 39。when s1 =dout = 39。elsenext_s = s1。139。139。end if。elsif rising_edge( clk ) thenpre_s = next_s。039。BEGINARCHITECTURE RTL OF xiaod ISTYPE state IS( s0,s1,s2,s3)。END ENTITY。din : IN STD_LOGIC 。ENTITY xiaod IS//端口描述：clk 輸入檢測(cè)時(shí)鐘；reset 復(fù)位信號(hào)；din 原始按鍵信號(hào)輸入； dout 去抖動(dòng)輸出信號(hào)PORT(clk : IN STD_LOGIC 。USE 。上述verilog代碼采用間隔采樣來(lái)達(dá)到消抖的目的，對(duì)于不同物理特性的鍵盤，最佳的間隔時(shí)間采樣時(shí)間也不同，因此還存在一些不穩(wěn)定因素。 //前后20ms兩次鎖存值都為0時(shí)才為0該程序中設(shè)置了一個(gè)20ms計(jì)數(shù)器，通過(guò)間隔20ms對(duì)輸入信號(hào)inpio采樣兩次，兩次相同則認(rèn)為鍵盤輸入穩(wěn)定，得到用硬件邏輯處理后的inpio_swin信號(hào)則是消抖處理過(guò)的信號(hào)。h7ffff) inpior = {inpior[0],inpior}。b11。reg[1:0] inpior。else t = 1939。d500000) t = t+139。d0。在按鍵信號(hào)輸入到軟件系統(tǒng)前用邏輯對(duì)其進(jìn)行一下
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