【正文】 end art。begin u0:dcmk port map(clk=clk,clr=clr,select1=select1,stop=stop,jishu=jishu,y=data1)。end ponent。ponent yimamk port(din:std_logic_vector(31 downto 0)。 y:out std_logic_vector(31 downto 0))。end entity shuzimiaobiao。entity shuzimiaobiao isport(clk,clr,stop,select1,jishu:in std_logic。use 。end art。u6:hc4511 port map(din=din(27 downto 24),dout=dout7)。u4:hc4511 port map(din=din(19 downto 16),dout=dout5)。u2:hc4511 port map(din=din(11 downto 8),dout=dout3)。begin u0:hc4511 port map(din=din(3 downto 0),dout=dout1)。 dout:out std_logic_vector(6 downto 0))。end entity yimamk。entity yimamk isport(din:std_logic_vector(31 downto 0)。use 。end art。beginu0:hxmk port map(y0=g2,y1=g3,y2=g4,y3=g5,y4=g6,y5=g7,y6=g8,y7=g1,clk=clk,clr=clr,stop=stop,jishu=jishu)。end ponent。 select1,clr:in std_logic。end ponent。architecture art of dcmk isponent hxmk port(y0,y1,y2,y3,y4,y5,y6,y7: out std_logic_vector(31 downto 0)。 y:out std_logic_vector(31 downto 0))。use 。DCMK源程序library ieee。u1:jymk port map(clr=clr,jishu=jishu,d0=qout,d1=qout,d2=qout,d3=qout,d4=qout,d5=qout,d6=qout,d7=qout,q0=y0,q1=y1,q7=y7,q2=y2,q3=y3,q4=y4,q5=y5,q6=y6)。signal qout:std_logic_vector(31 downto 0)。 q0,q1,q2,q3,q4,q5,q6,q7:out std_logic_vector(31 downto 0))。ponent jymk port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(31 downto 0)。 y:out std_logic_vector(31 downto 0))。end entity hxmk 。entity hxmk isport(y0,y1,y2,y3,y4,y5,y6,y7: out std_logic_vector(31 downto 0)。use 。end art。beginu0:select8_1 port map(d0=d0,d1=d1,d2=d2,d3=d3,d4=d4,d5=d5,d6=d6,d7=d7,ar=k(3 downto 0),y=y)。end ponent。 clr: in std_logic。end ponent select8_1。 ar:in std_logic_vector(3 downto 0))。architecture art of xzscmk isponent select8_1 is port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(31 downto 0)。y:out std_logic_vector(31 downto 0))。entity xzscmk isport(d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(31 downto 0)。use 。end art。U7:t10 port map(clk=carry7,clr=clr,ena=t1,cq=y(31 downto 28))。U5:t6 port map(clk=carry5,clr=clr,carry_out=carry6,ena=t1,cq=y(23 downto 20))。U3:t6 port map(clk=carry3,clr=clr,carry_out=carry4,ena=t1,cq=y(15 downto 12))。U1:t10 port map(clk=carry1,clr=clr,carry_out=carry2,ena=t1,cq=y(7 downto 4))。signal t1:std_logic。end ponent。ponent fanxiangqiport(clk,clr:in std_logic。 carry_out: out std_logic)。 ena: in std_logic。ponent t6 port (clk: in std_logic。 carry_out: out std_logic)。 ena: in std_logic。clk: in std_logic。end entity jsmk。entity jsmk isport(clk,stop,clr:std_logic。use 。end art。u8:decoder38 port map(y=p(7 downto 0),a=z(3 downto 0))。u6:reg32 port map(d=d6,q=q6,en=p(6),clr=clr)。u4:reg32 port map(d=d4,q=q4,en=p(4),clr=clr)。u2:reg32 port map(d=d2,q=q2,en=p(2),clr=clr)。beginu0:reg32 port map(d=d0,q=q0,en=p(0),clr=clr)。 signal z:std_logic_vector(3 downto 0)。 cq: out std_logic_vector(3 downto 0))。ponent t8 PORT (clk: in std_logic。 clr:in std_logic)。 en:in std_logic。end ponent。architecture art of jymk is ponent decoder38 port(a: in std_logic_vector(3 downto 0)。 q0,q1,q2,q3,q4,q5,q6,q7:out std_logic_vector(31 downto 0))。entity jymk isport(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(31 downto 0)。use 。end architecture art。 end case。 when 0111= Y=10000000。 when 0101= Y=00100000。 when 0011= Y=00001000。 when 0001= Y=00000010。 begim indata = a。end entity DECODER38。entity DECODER38 is port(a: in std_logic_vector(3 downto 0)。DECODER38源程序Library ieee。t=b。 end if。139。elsif clk39。 then b=39。 begin process(clk) isbegin if clr=39。end entity fanxiangqi 。entity fanxiangqi isport(clk,clr:in std_logic。use 。end architecture art。end case。when1001=dout=1101111。when0111=dout=0000111。when0101=dout=1101101。when0011=dout=1001111。when0001=dout=0000110。begin sd=din。end entity 。entity hc4511 is port( din :in std_logic_vector(3 downto 0)。use 。end architecture art。end case。when 0111=y=d7。when 0101=y=d5。when 0011=y=d3。when 0001=y=d1。begina=ar。architecture art of select8_1 issignal d: std_logic_vector(31 downto 0)。 y:out std_logic_vector(31 downto 0))。entity select8_1 is port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(31 downto 0)。use 。end architecture art。end if。139。 then q=00000000000000000000000000000000。architecture art of reg32 is begin process(en,d) isbeginif clr=39。 clr:in std_logic)。 en:in std_logic。use 。REG32的源程序library ieee。CQ=CQI。 END IF。139。 THEN IF CQI=1000 THEN CQI=0000。EVENT AND CLK=39