數(shù)字電子技術(shù)課程設(shè)計(jì)--電子秒表的設(shè)計(jì)(參考版)
2025-06-11 14:31本頁(yè)面
【正文】 參考文獻(xiàn) [1]何偉 現(xiàn)代數(shù)字系統(tǒng)實(shí)驗(yàn)及設(shè)計(jì) 重慶大學(xué)出版社 2021 [2]楊欣 王玉鳳 電子設(shè)計(jì)從零開(kāi)始 清華大學(xué)出版社 2021 [3]黃仁欣 電子技術(shù)實(shí)踐與訓(xùn)練 清華大學(xué)出版社 2021 [4]閻石 數(shù)字電子技術(shù)基礎(chǔ) 高等教育出版社 2021 [5]李洪偉 基于 Quartus II 的 FPGA/CPLD 設(shè)計(jì) 電子工業(yè)出版社 2021. [6]周潤(rùn)景 基于 Quartus II 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 電子工業(yè)出版社 2021 ：電子秒表的設(shè)計(jì) 16 附 錄 ：電子秒表的設(shè)計(jì) 17 。各個(gè)芯片能夠完成什么樣的功能，使用芯片時(shí)應(yīng)該注意那些要點(diǎn)。設(shè)計(jì)本身并不是有很重要的意義，而 是同學(xué)們對(duì)待問(wèn)題時(shí)的態(tài)度和處理事情的能力。也鍛煉了自己獨(dú)立思考問(wèn)題的能力和通過(guò)查看相關(guān)資料來(lái)解決問(wèn)題的習(xí)慣。我非常感謝這次機(jī)會(huì)，讓我提前接觸到芯片 ， 這些都可能是我以后學(xué)習(xí)乃至工作中需要用到的東西，提前接觸他，讓我很有熱情，對(duì)自己所學(xué)和后面的學(xué)習(xí)生活中需要掌握的知識(shí)有了新的認(rèn)識(shí)。 硬件仿真 起始狀態(tài)： 計(jì)時(shí)至 59 秒時(shí)的狀態(tài)： ：電子秒表的設(shè)計(jì) 14 計(jì)時(shí)到 1 分 35 秒后暫停了： 按鍵清零： 當(dāng)計(jì)數(shù)到 59 分 59 秒 99 度后，計(jì)數(shù)重新跳轉(zhuǎn)到 00 分 00 秒 00 度的狀態(tài)重新計(jì)數(shù)。 end one。 end process。 end if。 else n=0。139。 begin process(clk) begin if clk39。 architecture one of div_50000 is 定義結(jié)構(gòu)體部分 signal n:integer range 0 to 24999。 clk_fp:out std_logic)。 use 。 定義庫(kù)文件 use 。 ：電子秒表的設(shè)計(jì) 10 圖 13 disp 邏輯電路圖 圖 14 disp 模塊的邏輯連接圖 50000 分頻電路 由于電子秒表的分辨率是 秒，所以需要將 50MHZ的信號(hào)通過(guò) 74292 分頻成為 100HZ的信號(hào)，將該信號(hào)作為時(shí)鐘的輸入信號(hào)。 Disp 模塊中位選信號(hào)的產(chǎn)生只用了一個(gè) 74161 接成 6 進(jìn)制計(jì)數(shù)器即可，為了實(shí)現(xiàn)對(duì)輸入的 6 個(gè)信號(hào)的選擇再用一個(gè) 74138 將六進(jìn)制計(jì)數(shù)器 的計(jì)數(shù)值譯碼輸出。 顯示譯碼電路 disp 模塊如圖所示。只要掃描頻率超過(guò)人眼的視覺(jué)暫留頻率（ 24HZ）。若要實(shí)現(xiàn) 6 位不同時(shí)間的顯示，則需要利用人的視覺(jué)缺陷。 ：電子秒表的設(shè)計(jì) 9 圖 11 tblk 邏輯電路圖 圖 12 tblk 模塊的邏輯連接圖 顯示譯碼電路 資源不足的情況下，需采用動(dòng)態(tài)掃描的方式實(shí)現(xiàn)時(shí)間顯示。 Cntblk 模塊將輸出計(jì)時(shí)結(jié)果。它在控制信號(hào) ten 和 clr 的 作用下完成對(duì)輸入的 clk 信號(hào)進(jìn)行計(jì)數(shù)。它完成對(duì)輸入時(shí)鐘信號(hào)分頻，并輸出四十分頻信號(hào)DIV_40 和十分頻信號(hào) DIV_10，即 25Hz 去抖動(dòng)時(shí)鐘信號(hào)和 100Hz 計(jì)時(shí)器標(biāo)準(zhǔn)計(jì)時(shí)信號(hào)。任何時(shí)候只要 CLR=1，則 CNTEN=0，所以它是異步清零；ST_ST 是一個(gè)反復(fù)鍵，當(dāng) CLR 無(wú)效時(shí)，每一個(gè) ST_ST 脈沖都會(huì)使 CNTEN 反向，該信號(hào)用 ：電子秒表的設(shè)計(jì) 6 于控制計(jì)時(shí)器的計(jì)時(shí)，當(dāng)取值為 1時(shí)允許計(jì)時(shí)器計(jì)時(shí)，當(dāng)取值為 0 時(shí)不允許計(jì)時(shí)器計(jì)時(shí)。 圖 2 keyin 邏輯模
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