硬件課程設(shè)計-基于fpga的mp3音樂播放器設(shè)計(參考版)
2025-06-27 18:02本頁面
【正文】 一、二、六、個人感想?yún)⒖嘉墨I(xiàn)【1】xilinx FPGA設(shè)計基礎(chǔ)（VHDL版），李云松 宋銳 雷杰 杜建超 編著，西安電子科技大學(xué)出版社【2】電子線路設(shè)計?實驗?測試（第四版），羅杰 謝自美 主編， 13 。隨著樂譜的復(fù)雜程度加大，如果依然在樂譜發(fā)生器的程序中通過時鐘計數(shù)來驅(qū)動音符的輸出，會加大編程的繁雜度，這是一個問題等著去改善。這種基于FPGA的音樂播放數(shù)字電路的設(shè)計與實現(xiàn)，不僅通過VHDL層次化和模塊化設(shè)計方法，同時采用數(shù)控分頻和在程序中固化樂譜的設(shè)計思想，更好的優(yōu)化了音樂播放數(shù)字電路的設(shè)計，在此基礎(chǔ)上不必變化頂層文件架構(gòu)可隨意變更樂曲，有效縮短了產(chǎn)品開發(fā)周期、減少了設(shè)計芯片的數(shù)量、降低了功耗、提高了設(shè)計的靈活性、可靠性和可擴(kuò)展性。本次課程設(shè)計的主題是基于FPGA的MP3播放器的，我完成了預(yù)置樂曲的播放電路的設(shè)計和實現(xiàn)，實現(xiàn)了一個樂曲播放器，整個的設(shè)計經(jīng)過了需求分析，整體功能分析、功能模塊化分析、整體與模塊的仿真分析和硬件電路的調(diào)試這樣幾個步驟，最后再硬件上實現(xiàn)了循環(huán)播放樂曲和LED燈顯示樂曲樂譜、播放開關(guān)控制暫停和可調(diào)電阻控制音量的功能。從仿真波形我們可以觀察到，code1和high1輸出為二進(jìn)制碼，spkout輸出為一定頻率的尖脈沖信號。u4 : Speakera PORT MAP (clk=clkout_750khz,Tone=Tone1, SpkS1=SPKOUT )。u2: ToneTaba PORT MAP(Index=ToneIndex1,Tone=Tone1,CODE=CODE1, HIGH=HIGH1 ) 。若子模塊的輸入輸出直接對應(yīng)到整體模塊的輸入輸出，這些端口可以直接連接到頂層模塊的輸入輸出端口，若子模塊的某些輸入輸出對應(yīng)的是其他子模塊的輸入輸出，而非整體模塊的輸入輸出，這時候需要在頂層模塊中定義一些信號量，通過信號量把各個子模塊中相應(yīng)的輸入輸出連接起來。 音量放大模塊主要按照圖31所示的原理電路圖連接電路，把從FPGA的某引腳輸出的聲音信號接到輸入端，輸出端接到揚(yáng)聲器，通過調(diào)節(jié)滑動變阻器的滑動按鈕，就可以調(diào)節(jié)音量。 end if。否則繼續(xù)計數(shù)spks輸出低電平 Spks1=39。139。 then—時鐘上升沿觸發(fā) if Count1=2047 then Count1:=Tone。event and clk=39。從上面的分析可知，輸出的spks信號是一個個的尖脈沖信號，由于每時每刻的tone值都不一樣，輸出的尖脈沖信號的頻率在不斷的變化。Counter值從tone（分頻預(yù)置數(shù)）開始計數(shù)，當(dāng)counter值不等于2047（分頻數(shù)的最大值）時，輸出spks為低電平‘0’，當(dāng)counter值等于2047時，輸出spks為高電平‘1’，然后counter重新從tone開始計數(shù)。還有一個輸入是從樂譜碼查表模塊出來的分頻預(yù)置數(shù)。 end case。139。 CODE=7。139。 CODE=6。039。 CODE=2。039。 CODE=1。039。 CODE=0。簡譜代碼和高/低音直接送到LED等輸出顯示，分頻預(yù)置數(shù)則送到數(shù)控分頻模塊進(jìn)行分頻。這個case語句是根據(jù) 表32各個音符的頻率及其對應(yīng)的分頻系數(shù)（基準(zhǔn)頻率375 KHz）來編寫的。139。counter達(dá)到最大值后又立即變?yōu)? elsif (clk39。變?yōu)?后又繼續(xù)不停的在時鐘的上升沿加1，達(dá)到了循環(huán)播放樂曲的目的。Counter值等于case中的選擇值時，toneindex就等于相應(yīng)的樂譜碼。利用4 hz時鐘頻率的上升沿觸發(fā)counter，每一個時鐘上升沿來臨的時候，counter值加1，即指向了樂譜中的下一個音符。在該模塊中，定義了一個counter信號量作為樂譜碼計數(shù)器。 圖41 時鐘分頻模塊仿真輸出的750 khz時鐘頻率 圖42 時鐘分頻模塊仿真輸出的4hz時鐘頻率 該模塊從樂譜碼發(fā)生模塊得到當(dāng)前音符所對應(yīng)的樂譜碼，然后對樂譜碼根據(jù)表23進(jìn)行查表，找到相應(yīng)的分頻預(yù)置數(shù)，并送到下一個模塊，即數(shù)控分頻模塊。 對該模塊進(jìn)行仿真，定義輸入時鐘為的‘1’和‘0’周期均為10 ns，reset信號的‘0’周期為10000 ms，‘1’周期為10 us，得到的仿真波形如圖41和圖42所示。當(dāng)reset信號為‘0’時，時鐘正常輸出，所以揚(yáng)聲器中源源不斷的輸出音樂。再經(jīng)過計算后對12 mhz分別進(jìn)行16倍分頻和3,000,000倍分頻，得到750 khz和4hz的時鐘頻率，以供其他模塊使用。DPS可以對所有的輸出時鐘信號做相移。DDL可以去除輸入時鐘信號的偏移，修正時鐘的占空比完成相移、倍頻和分頻等功能。Xilinx FPGA器件中最多可以有12個DCM，分布在晶片的上下兩端，靠近BUFGMUX的位置，這些DCM的輸入引腳可以直接連接外部時鐘輸入。因此，不能直接對50 mhz進(jìn)行分頻得到750 khz，我們先得到12 mhz，再對12 mhz進(jìn)行分頻。 圖32 系統(tǒng)整體原理框圖一、二、四、詳細(xì)的程序?qū)崿F(xiàn)和仿真分析 時鐘分頻模塊對開發(fā)板的內(nèi)部時鐘進(jìn)行分頻，經(jīng)過分頻后得到4 hz和750 khz的時鐘頻率，再分別送到樂譜發(fā)生模塊和數(shù)控分頻模塊。連續(xù)的4Hz的時鐘脈沖就將樂譜發(fā)生器里所存放的音符數(shù)據(jù)一個接一個的送給了樂譜碼查表模塊，再經(jīng)過數(shù)控分頻模塊和音量控制模塊，最后揚(yáng)聲器一個接一個的發(fā)出音符數(shù)據(jù)所對應(yīng)的聲音來。當(dāng)一個4Hz的時鐘脈沖上升沿來到時，樂譜發(fā)生器模塊輸出一個音符數(shù)據(jù)給樂譜碼查表模塊，樂譜碼查表模塊輸出此音符相應(yīng)的分頻系數(shù)，將
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