硬件課程設(shè)計(jì)-基于fpga的mp3音樂播放器設(shè)計(jì)-wenkub.com
2025-06-21 18:02 本頁面
【正文】 在之前實(shí)現(xiàn)的基本功能的基礎(chǔ)上，我們還可以實(shí)現(xiàn)更多的功能，例如切歌，快進(jìn)，后退，數(shù)碼管顯示播放時間等等。對于這種預(yù)置音符播放器，只要有樂曲的樂譜，更改樂曲容易，可根據(jù)需要和愛好修改存放在程序中的音符數(shù)據(jù)，從而使電路實(shí)現(xiàn)任一個樂曲的播放。 對頂層模塊進(jìn)行仿真，定義輸入時鐘為的‘1’和‘0’周期均為10 ns，reset信號的‘0’周期為10000 ms，‘1’周期為10 us，得到的仿真波形如圖43所示。 映射關(guān)系如下：u1 : NoteTabs PORT MAP (clk=clkout_4hz , ToneIndex =ToneIndex1 ) 。 end if 。使spks 輸出高電平 else Count1:=Count1+1。139。不停的循環(huán)下去，所以輸出端才有了源源不斷的音樂輸出。 該模塊輸入一個clk待分頻時鐘，這個時鐘為從時鐘分頻模塊出來的750 khz的時鐘頻率。 HIGH=39。 HIGH=39。 HIGH=39。 HIGH=39。 HIGH=39。當(dāng)樂譜碼等于case語句中的某一個選擇值時，就輸出相對應(yīng)的分頻預(yù)置數(shù)，簡譜代碼和高/低音。event and clk=39。當(dāng)counter值達(dá)到最大值，即達(dá)到了該樂曲中音符數(shù)的最大值時，就立即變?yōu)? 。Counter的數(shù)值指向?qū)?yīng)的樂曲中的第counter個音符。從仿真波形可以看出，的確是得到了750 khz和4 hz的時鐘頻率。 在該模塊中定義了一個reset時鐘復(fù)位信號，用他來實(shí)現(xiàn)暫停的功能。DFS可以按照用戶的配置產(chǎn)生任意M/D倍頻和分頻的時鐘信號。 xinlinx FPGA中有豐富的時鐘管理資源，他的時鐘管理IP核成為數(shù)字時鐘管理器DCM（Digital Clock Manager）。曲子也就流暢的播放出來了。 系統(tǒng)的整體原理框圖如圖32所示。他的輸入為待分頻的750 khz的時鐘頻率和音符的分頻預(yù)置數(shù)，輸出為音符所對應(yīng)的頻率脈沖。他的輸入為樂譜碼，輸出為音符的分頻預(yù)置數(shù)、簡譜代碼和高/低音。 樂譜碼發(fā)生模塊：主要完成樂譜發(fā)生器的功能。 圖31 集成運(yùn)放電路 整個系統(tǒng)的主要功能是實(shí)現(xiàn)預(yù)置樂譜的播放，按照功能進(jìn)行細(xì)分，又可以把系統(tǒng)分為以下五個模塊：時鐘分頻模塊、樂譜發(fā)生模塊、樂譜碼查表模塊、數(shù)控分頻模塊和音量調(diào)節(jié)模塊。同相放大器具有輸入阻抗非常高，輸出阻抗很低的特點(diǎn)，廣泛用于前置放大級。差分輸入級使運(yùn)放具有盡可能高的輸入電阻及共模抑制比；中間放大級由多級直接耦合放大器組成，以獲得足夠高的電壓增益；輸出級可使運(yùn)放具有一定幅度的輸出電壓、輸出電流和盡可能小的輸出電阻。音量控制電路可以是一個集成運(yùn)放電路。表32 各個音符的頻率及其對應(yīng)的分頻系數(shù)（基準(zhǔn)頻率375KHz）音符名頻 率(Hz)分頻系數(shù)計(jì)數(shù)初值音符名頻 率(Hz)分頻系數(shù)計(jì)數(shù)初值休止符37500002047中音45371510低音11435513中音54781569低音21277770中音68804261621低音31138909中音73801667低音410221025高音13581689低音59571090高音23271720低音64408521195高音32841763低音77591288高音42681799中音17171330高音52391808中音26381409高音617602131834中音35711476高音71901857 根據(jù)一定的規(guī)則將樂譜的音符轉(zhuǎn)換為代碼預(yù)置在程序中，利用一個樂譜碼計(jì)數(shù)器做標(biāo)注，每1/4拍計(jì)數(shù)一次，若一個音符占有多個1/4拍，就連續(xù)多次計(jì)數(shù)。若定義1拍的持續(xù)時間為1秒，那么1/4拍的持續(xù)時間就為1/4秒。因此，在表32中，就是以375 khz為基準(zhǔn)頻率計(jì)算了各個音符的分頻數(shù)和分頻預(yù)置數(shù)。若基準(zhǔn)頻率偏大，分頻系數(shù)也就偏大，這會增加系統(tǒng)的負(fù)擔(dān)。由于各個音符頻率大多數(shù)為非整數(shù)，所以計(jì)算得到的分頻系數(shù)也大多是非整數(shù)。查閱相關(guān)資料可得到不同的音符的發(fā)音頻率。因此，我們需要一個調(diào)節(jié)音量的外接電路來調(diào)節(jié)音量。然后再控制每個音符的發(fā)音持續(xù)時間，這樣就輸出了一個完整的音符。本次課程設(shè)計(jì)采用強(qiáng)大的EDA工具和硬件描述語言來實(shí)現(xiàn)樂曲演奏。216。216。 預(yù)置曲譜。 需要完成的設(shè)計(jì)如下：216。216。216。這是一個發(fā)展空間很大的課題，研究者可以根據(jù)自己的能力水平和興趣愛好自由發(fā)展。 本次課程設(shè)計(jì)使用xilinx ISE是Xilinx公司集成開發(fā)的工具，我們使用的版本是Xilinx ISE Design Suite ，利用它編寫VHDL程序，仿真。Xilinx產(chǎn)品已經(jīng)被廣泛應(yīng)用于從無線電話基站到DVD播放機(jī)的數(shù)字電子應(yīng)用技術(shù)中。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級功能的IP（Intellectual Property）核。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。由于VHDL語言易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)，在硬件電路的設(shè)計(jì)過程中主要的設(shè)計(jì)文件使用VHDL來編寫源代碼。 與其他硬件描述語言相比，VHDL語言具有很多優(yōu)勢。VHDL主要用于描述數(shù)字
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