【正文】 26畢業(yè)設(shè)計（論文）成績評定表一、指導(dǎo)教師評分表（總分為70分）序 號考 核 項 目滿 分評 分1工作態(tài)度與紀(jì)律102調(diào)研論證103外文翻譯54設(shè)計（論文）報告文字質(zhì)量105技術(shù)水平與實際能力156基礎(chǔ)理論、專業(yè)知識與成果價值157思想與方法創(chuàng)新5合計70指導(dǎo)教師綜合評語： 指導(dǎo)教師簽名： 年 月 日 二、答辯小組評分表（總分為30分）序 號考 核 項 目滿 分評 分1技術(shù)水平與實際能力52基礎(chǔ)理論、專業(yè)知識與成果價值53設(shè)計思想與實驗方法創(chuàng)新54設(shè)計（論文）報告內(nèi)容的講述55回答問題的正確性10合計30答辯小組評價意見（建議等第）： 答辯小組組長教師簽名： 年 月 日三、系答辯委員會審定表1． 審定意見2．審定成績（等第）_____ ___ 系主任簽字： 年 月 日 2。在此，謹(jǐn)向她們致以深深地敬意和誠摯的感謝！ 同時，也感謝學(xué)校給我們這次學(xué)習(xí)實踐的機會，讓每個人都鍛煉了自學(xué)的能力，將以前的理論知識和實驗相結(jié)合，靈活運用，邁出了走向社會的第一步。 特別感謝我的宿友們在畢業(yè)設(shè)計期間給予我的巨大幫助與支持。正是導(dǎo)師的諄諄教導(dǎo)和熱心關(guān)懷使我較快的熟悉了用硬件語言來實現(xiàn)項目的過程，并最終順利完成本文。 在此，我首先向治學(xué)嚴(yán)謹(jǐn)，誨人不倦的導(dǎo)師—王露老師，表示最衷心地感謝。在設(shè)計的過程中發(fā)現(xiàn)了以前學(xué)的數(shù)字電路的知識掌握的不牢。本次實習(xí)讓我們體味到設(shè)計過程中的樂苦與甜。參考文獻(xiàn)《EDA技術(shù)與項目訓(xùn)練 》 《電子測量技術(shù)》蔣煥文，孫續(xù)，電子測量（第二版），中國計量出版社（中） 盧毅，賴杰VHDL與數(shù)字電路設(shè)計［M］.北京：科學(xué)出版社，2001 潘松VHDL實用教程［M］.成都：電子科技大學(xué)出版社，2000 （日）答謝辭三年的讀書生活在這個夏天即將劃上一個句號，但對于我的人生來說這只是一個逗號，我將面對人生的另一次征程。本設(shè)計能夠?qū)崿F(xiàn)高頻的測量但對超高頻的測量仍存在著問題，我們可以采用對被測信號進(jìn)行硬件分頻測量。（3） 運算器的設(shè)計，也是頻率計設(shè)計中非常重要的一部分，本設(shè)計雖然完成了運算模塊的設(shè)計，但如何實現(xiàn)高速、高精度的運算設(shè)計仍是需要面臨和解決的問題。在后續(xù)的研究中應(yīng)該做好硬件測試，能夠與目前的頻率計的測試結(jié)果進(jìn)行比較，得到更加科學(xué)的驗證。本設(shè)計完成了對等精度頻率計的設(shè)計，實現(xiàn)了其仿真測試，但在設(shè)計中仍然存在著一些問題有待討論和解決。這對硬件的設(shè)計和測試提供了很好的依據(jù)。但在標(biāo)準(zhǔn)頻率和閘門時間過大也會影響測頻的過程和處理。通過等精度頻率計的設(shè)計，可以得出以下幾個結(jié)論：（1） 采用等精度測頻消除了+1或者1的計數(shù)誤差，提高了測頻精度。在本設(shè)計采用了兩個同步測周期的計數(shù)器來設(shè)計數(shù)字頻率計，消除了對被測信號計數(shù)產(chǎn)生的+1或者1的誤差，測量精度大大提高，達(dá)到在整個頻段的等精度測量，并可在FPGA中實現(xiàn)系統(tǒng)集成。首先，我學(xué)會了把一個電路分成模塊去設(shè)計，最后再整合，這樣可以把一個復(fù)雜的電路簡單化了，并且這樣方便與調(diào)試與修改；其次，設(shè)計有助了我去自學(xué)一些元器件的功能，去運用它；再次，我也初步會用multisim軟件設(shè)計電路；最后，這次課程設(shè)計也提高了我查找問題、思考問題和解決問題的能力，還鍛煉了我的耐性。end。end process。 end if。beginprocess(clk)beginif rising_edge(clk) then if s=5 then s=000。end。entity scan6a isport(clk:in std_logic。use 。 end behave。end decode。entity decode is BCD譯碼port(qin : in std_logic_vector(3 downto 0)。use 。 譯碼模塊（）library ieee。 end process。 then led=cq。event and clk=39。end reg4。 cq : in std_logic_vector(3 downto 0)。use 。end behav； 鎖存模塊（）library ieee。 cq=cqi。039。139。end if。 end if。039。 then if cqi9 then cqi:=cqi+1。 then if ena=39。event and clk=39。)。 then cqi:=(others=39。 begin if clr=39。end t10。 cq: out std_logic_vector(3 downto 0)。 clr: in std_logic。use 。 十進(jìn)制計數(shù)器模塊（）library ieee。 ena=div2clk。 end process。039。139。039。039。 end process。 then div2clk=not div2clk。event and clk=39。architecture behav of ctl is signal div2clk : std_logic。 lock : out std_logic )。 ena : out std_logic。use 。第8章 各模塊程序的設(shè)計 頻率控制模塊的程序（）library ieee。qin是輸入信號，qout是輸出信號，連接于數(shù)碼管。 譯碼模塊 譯碼模塊實現(xiàn)對計數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。 鎖存模塊鎖存模塊實現(xiàn)對計數(shù)器結(jié)果的鎖存，并將其送入譯碼模塊。Cq 是計數(shù)結(jié)果輸出端，cout是進(jìn)位輸出端。當(dāng)計數(shù)使能和時鐘信號同時出現(xiàn)低電平的時候，計數(shù)復(fù)位信號clr有效，將計數(shù)器清零，從新開始計數(shù)。第7章 系統(tǒng)單元電路設(shè)計及工作原理 1000分頻模塊和動態(tài)掃描模塊1KHZ的輸入信號經(jīng)過分頻器，將它分為1HZ，作為基準(zhǔn)頻率輸入到頻率控制模塊；將分頻前的1KHZ信號作為掃描信號，送到動態(tài)掃描模塊，保證頻率輸出的穩(wěn)定性。通過譯碼模塊實現(xiàn)對計數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。通過十進(jìn)制計數(shù)器模塊實現(xiàn)對輸入信號周期的計數(shù)。具體設(shè)計方法：本實驗通過頻率控制模塊，將時鐘信號clk 兩分頻后分別賦給鎖存使能和計數(shù)使能端，這樣計數(shù)完成后就能實現(xiàn)數(shù)據(jù)的鎖存。數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。 數(shù)字頻率計原理框圖如圖52所示：待測信號計數(shù)器鎖存器六選一模塊數(shù)碼顯示測頻控制信號發(fā)生器1000分頻模塊圖52數(shù)字頻率計原理框圖第6章 系統(tǒng)方案論證與模塊劃分在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得更為重要。通過鎖存模塊實現(xiàn)對計數(shù)器結(jié)果的鎖存，并經(jīng)6選1模塊，然后送入譯碼模塊。當(dāng)計數(shù)使能和時鐘信號同時出現(xiàn)低電平的時候，計數(shù)復(fù)位信號有效，將計數(shù)器清零，從新開始計數(shù)。例如，在1S內(nèi)記錄100個脈沖，則被測信號的頻率為100HZ。 結(jié)果用十進(jìn)制數(shù)顯示。 不用顯示計數(shù)的過程，只要顯示最終的結(jié)果。頻率范圍在0Hz—999999Hz。大量的工作人員在改進(jìn)、創(chuàng)造新的測頻原理、方法和儀器，以便于更高的精度、速度，自動進(jìn)行測量和數(shù)據(jù)處理，并向多功能、小型化、高性價比方向發(fā)展。在頻標(biāo)方面，一方面是追求新的更高穩(wěn)定度和度的新型頻標(biāo)。為了進(jìn)一步的提高精度，通常采用模擬內(nèi)插法或者游標(biāo)法與多周期同步法結(jié)合使用，雖然精度有了進(jìn)一步的提高，但始終未解決+1或1個數(shù)字誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。時間電壓變化法是利用電容的充放電時間進(jìn)行測量，由于經(jīng)過A/D轉(zhuǎn)換，速度較慢，而且抗干擾能力較弱。直接測頻的方法比較簡單，但精度不高。而頻率測量所能達(dá)到的精度，主要取決于作為標(biāo)準(zhǔn)頻率源的精度以及所使用的測量設(shè)備和測量方法。它在測頻時，閘門時間不是固定的，而是被測信號的整數(shù)倍，即與被測信號保持同步，因此消除了對被測信號計數(shù)所產(chǎn)生的+1或1個數(shù)字誤差，使得測量精度大為提高，測量原理框圖如圖51。它的缺點是：由于被測信號+1或1個數(shù)字誤差的存在，難以兼顧低頻和高頻實現(xiàn)等精度測量，所以測量精度較低。設(shè)閘門寬度為T，計數(shù)值為N，則這種測量方法的頻率測量值為：Fx=N/T測量誤差主要決定于閘門時間T和計數(shù)器記得的數(shù)值的準(zhǔn)確度，因此，總誤差可以采用分項誤差絕對值線性相加來表示。為了準(zhǔn)確地測出頻率的多少，人們研究出了很多頻率的方法。為了得到性能更好的電子系統(tǒng)，科研人員在不斷地研究著頻率，CPU就是用頻率的高低來評價其性能好壞，可見頻率在電子系統(tǒng)中是多么重要。而可編程邏輯器件克服了上述的缺點，它把通用集成電路通過編程集成到一塊尺寸很小的硅片上，成倍縮小了電路的體積，同時由于走線短，減少了干擾，提高了系統(tǒng)的可靠性，又由于VHDL語言和Verilog語言易于掌握與使用，設(shè)計相當(dāng)靈活，極大地縮短了產(chǎn)品的開發(fā)周期。：脈沖形成模塊 計數(shù)模塊 譯碼模塊 控制模塊分頻模塊 量程切換模塊 被測信號 鎖存 清零 使能 基準(zhǔn)信號 ：被測信號脈沖形成模塊計數(shù)模塊分頻模塊量程切換模塊譯碼模塊控制模塊鎖存基準(zhǔn)信號使能清零圖42頻率計測量周期的原理圖示意圖第5章 數(shù)字頻率計的設(shè)計隨著數(shù)字電路應(yīng)用越來越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足系統(tǒng)功能的要求，而且隨著系統(tǒng)復(fù)雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。第4章 數(shù)字頻率計的設(shè)計原理 頻率計測量頻率的原理 頻率計測量頻率需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對整形后的脈沖在單位時間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的門閘信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。將所有器件集成在一塊芯片上，體積大大減少的同時還提高了穩(wěn)定性，可實現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測頻測量精度高，測量頻率范圍大，而且編程靈活、調(diào)試方便。采用這種方案優(yōu)點是呆以依賴地成熟的單片機技術(shù)、運算功能較強、軟件編程靈活、自由度大、設(shè)計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機的頻率不能做的很高，使得測量精度大大降低。 第3章 設(shè)計總體方案方案一：采用小規(guī)模數(shù)字集成電路制作