【正文】 附錄圖：硬件系統(tǒng)原理圖。在此謹(jǐn)向劉老師致以誠(chéng)摯的謝意和崇高的敬意。她嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵(lì)著我。 . Lai。參 考 文 獻(xiàn) 1 袁亞恒，[J],武漢理工大學(xué)學(xué)報(bào)，（12）：1351382 范文萍，[J],（14）：28303 宋瀟，李佩佩，[J],科技信息,（33）：1191204 譚衛(wèi)澤,[J],(4)：901105 陳志剛. VHDL語言在電路設(shè)計(jì)中的優(yōu)化[J], (9)：1351406 [M],北京：電子工業(yè)出版社，20077 張凱，[M],北京：國(guó)防工業(yè)出版社，20048 姜雪松，吳鈺淳，,北京：機(jī)械工業(yè)出版社，2006:302348.9 潘松，：電子科技大學(xué)出版社，200210 徐光軍，：電子工業(yè)出版社，200211 PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,2008(1865):323512 . Wu。 仿真過程中遇到的問題主要有：1在仿真過程中由于原有時(shí)鐘信號(hào)分頻模塊仿真時(shí)間過長(zhǎng)，因此用頻率相對(duì)較小的晶振進(jìn)行代替仿真。由于其中是商品存貨無限，找零無限，因此不會(huì)出現(xiàn)找零錢幣與商品存貨的不足的情況。 圖 頂層模塊頂層模塊仿真結(jié)果如下：1 當(dāng)輸入信號(hào)bd時(shí)，qian_2輸入為1，qian_1輸入為0時(shí)，： qian_2輸入為1，qian_1輸入為0時(shí)，無輸出結(jié)果2 當(dāng)b=d時(shí)，qian_5輸出為1，chu_hb輸出為1，： qian_5輸出為1，chu_hb輸出為1，c輸出為1時(shí)的仿真結(jié)果結(jié) 論本文介紹了一種基于FPGA的自動(dòng)售貨機(jī)的整體設(shè)計(jì)與工作原理，詳細(xì)闡述了投幣模塊，商品選擇模塊，主控模塊等模塊的軟件設(shè)計(jì)與實(shí)現(xiàn)主要功能的模塊的仿真，經(jīng)過仿真與實(shí)踐，整個(gè)系統(tǒng)的工作穩(wěn)定可靠，具有較強(qiáng)的適應(yīng)性，當(dāng)需要增加商品時(shí)，此控制系統(tǒng)只需增加相對(duì)的輸入信號(hào)，硬件原有的電路不應(yīng)改變，因此在自動(dòng)售貨機(jī)行業(yè)可以得到廣泛的應(yīng)用。此段程序作用是進(jìn)行商品價(jià)格與投幣總錢數(shù)的比較，從而決定找零與出貨，T信號(hào)用來控制投幣時(shí)間。end process。end case。di=bvar。en3=39。reset=39。clr=39。039。 and b=var thencurrent_state=qa。elsif t=39。039。139。139。c=b。en1=39。139。di=0。en3=39。 reset=39。 clr=39。139。039。di=bvar。en3=39。reset=39。clr=39。039。and var=b thencurrent_state=qa。when qb=if t=39。039。 var:=d。di=0。reset=39。039。139。039。current_state=qa。039。 var:=d。di=0。reset=39。039。139。039。elsecase current_state iswhen qa= if d=0 thencurrent_state=qa。039。139。039。139。039。c=b。139。event。139。beginprocessvariable var:integer range 0 to 13。end zhukong。c:out integer range 0 to 13。 d,b:in integer range 0 to 13。use 。library ieee。package state_pack istype state is(qa,qb)。 主控模塊主控模塊主要程序如下：library ieee。Clr為計(jì)數(shù)模塊的控制信號(hào)，當(dāng)收貨完成后，clr輸出為1，計(jì)數(shù)模塊回到初始狀態(tài)歸零。en為控制出貨模塊的信號(hào)，當(dāng)en值為1時(shí)，確認(rèn)出貨模塊可以輸出商品。Clk為控制系統(tǒng)的時(shí)鐘信號(hào)。當(dāng)輸入信號(hào)di為2時(shí)，g輸出為1，f輸出為0，e輸出為1，d輸出為1，c輸出為0，b輸出為1，a輸出為1，圖 di輸入為2 時(shí)的仿真結(jié)果 主控模塊 主控模塊為自動(dòng)售貨機(jī)控制系統(tǒng)的核心部分，在主控模塊中將輸入的錢幣數(shù)目（b）與商品的價(jià)格(d)進(jìn)行對(duì)比，然后進(jìn)行找零并發(fā)出出貨信號(hào)。 end process。 f = outp(5)。 d = outp(3)。 b = outp(1)。 END CASE。WHEN 9 = outp:=1111011。WHEN 7 = outp:=1011111。WHEN 5 = outp:=1011011。WHEN 3 = outp:=1111001。WHEN 1 = outp:=0110000。 variable outp:data_out。END zhaoling。 f : OUT STD_LOGIC。 d : OUT STD_LOGIC。 b : OUT STD_LOGIC。ENTITY zhaoling IS PORT( Di : IN integer range 0 to 9。圖 顯示模塊顯示模塊程序如下：LIBRARY ieee。出貨模塊的仿真結(jié)果如下： 1當(dāng)輸入信號(hào)en為1，xuan_rg信號(hào)為1時(shí)，chu_rg信號(hào)為1，：圖 chu_rg信號(hào)為1時(shí)的仿真結(jié)果 2 當(dāng)輸入信號(hào)en為0，xuan_rg信號(hào)為1時(shí)，chu_rg信號(hào)為0，仿真結(jié)果如圖 ： chu_rg信號(hào)為0時(shí)的仿真結(jié)果 找零模塊找零模塊的作用是對(duì)購(gòu)物結(jié)束后的所需找零數(shù)目進(jìn)行顯示。end process。end if。chu_yl=39。chu_schb=39。 chu_hb=39。else chu_rg=39。chu_yl=39。chu_schb=39。 chu_hb=39。 thenchu_rg=39。elsif xuan_yl=39。chu_yl=39。chu_schb=39。 chu_hb=39。 thenchu_rg=39。elsif xuan_schb=39。chu_yl=39。chu_schb=39。 chu_hb=39。 thenchu_rg=39。elsif xuan_hb=39。chu_yl=39。chu_schb=39。 chu_hb=39。thenchu_rg=39。else if xuan_rg=39。chu_yl=39。chu_schb=39。 chu_hb=39。 thenchu_rg=39。ARCHITECTURE a OF chuhuo ISBEGINprocessbegin if en3=39。chu_rg,chu_hb,chu_yl,chu_schb:OUT STD_LOGIC)。USE 。出貨模塊有四個(gè)輸出信號(hào)為所選擇的貨物的輸出信號(hào)。此段程序?yàn)槭挥?jì)數(shù)的情況，當(dāng)bcd為011（30）時(shí)發(fā)生進(jìn)位，然后bcd10n歸零。 end process。039。139。139。 end process。 end if。139。 and bcd1n=1001) then if (bcd10n=011) then bcd10n=000。) then if (en=39。event and clk=39。) then bcd10n=000。 process (clk,en,clr) begin if(clr=39。 end if。 end if。 else bcd1n=bcd1n+39。139。139。 elsif(clk39。139。 signal bcd10n: std_logic_vector(2 downto 0)。end jishu。entity jishu isport(clk,en,clr: in std_logic。use 。Clk為分頻模塊發(fā)送的時(shí)鐘信號(hào)。en為接受信號(hào)，當(dāng)投幣開始時(shí)投幣模塊發(fā)出信號(hào)，計(jì)數(shù)模塊開始工作，當(dāng)計(jì)數(shù)到30時(shí)向控制模塊發(fā)出t信號(hào)。END a。 END PROCESS。 END IF。 ELSE DIVCLK = NOT DIVCLK。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。ARCHITECTURE a OF fenpi IS SIGNAL Q:INTEGER RANGE 0 TO 14。 NEWCLK:OUT STD_LOGIC)。USE 。由于仿真所需時(shí)間過長(zhǎng)，時(shí)鐘輸入信號(hào)為clk，輸出信號(hào)為newclk。END a。end if。xuan_hb=39。xuan_rg=39。xuan_yl=39。xuan_schb=39。end if。xuan_hb=39。xuan_rg=39。xuan_yl=39。xuan_schb=39。039。039。039。139。 then d=8。 and e