【正文】 在特殊功能不用時(shí)，作為I/O腳使用Port A Function 1 Function 2 Function 3 Function 4PA9 output ADDR24PA8 output ADDR23PA7 output ADDR22PA6 output ADDR21PA5 output ADDR20PA4 output ADDR19PA3 output ADDR18PA2 output ADDR17PA1 output ADDR16PA0 output ADDR0PB10 output nGCS5PB9 output nGCS4PB8 output nGCS3PB7 output nGCS2PB6 output nGCS1PB5 output nWBE3:nBE3:DQM3PB4 output nWBE2:nBE2:DQM2PB3 output nSRAS:nCAS3PB2 output nSCAS:nCAS2PB1 output SCLKPB0 output SCKEPC15 Input/output DATA31 nCTS0PC14 Input/output DATA30 nRTS0PC13 Input/output DATA29 RxD1PC12 Input/output DATA28 TxD1PC11 Input/output DATA27 nCTS1PC10 Input/output DATA26 nRTS1PC9 Input/output DATA25 nXDREQ1PC8 Input/output DATA24 nXDACK1PC7 Input/output DATA23 VD4PC6 Input/output DATA22 VD5PC5 Input/output DATA21 VD6PC4 Input/output DATA20 VD7PC3 Input/output DATA19 IISCLKPC2 Input/output DATA18 IISDIPC1 Input/output DATA17 IISDOPC0 Input/output DATA16 IISLRCKPD7 Input/output VFRAMEPD6 Input/output VMPD5 Input/output VLINEPD4 。DAS [29:28] 地址方向00 = N/A 01 = Increment10 = Decrement 11 = FixedIDADDR/CDADDR [27:0] BDMAn的初始/當(dāng)前目標(biāo)地址BAMA計(jì)數(shù)寄存器位定義位名稱(chēng) BIT 描述QSC [31:30] 選擇DMA 請(qǐng)求源 00 = N/A 01 = IIS10 = UART0 11 = SIOReserved [29:28] 00 = Handshake Reserved [27:26] 傳輸模式 01 = Unit transfer modeReserved [25:24] 00 = N/A INTS [23:22] 中斷模式設(shè)置00 = 查詢(xún)模式 01 = N/A10 =無(wú)論什么時(shí)候傳輸都產(chǎn)生中斷 11 =當(dāng)中斷計(jì)數(shù)時(shí)產(chǎn)生中斷AR [21] 在DMA計(jì)數(shù)到0時(shí)自動(dòng)加載和自動(dòng)開(kāi)始0 = Disable1 = Enable.EN [20] DMA H/W允許/不允許0 = Disable DMA1 = Enable DMA.如果 S/W 命令取消, DMA 操作也將被取消和EN位被清除在中斷計(jì)數(shù)時(shí)，EN位也被清除。注:不要同時(shí)設(shè)置ZDICNTD的EN位和其它位 用戶(hù)必須在設(shè)置其它位后設(shè)置EN位，步驟如下：1. Set ZDICNT register with disabled En bit.2. Set EN bit enable.ICNT/CCNT [19:0] ZDMAn的初始/當(dāng)前傳輸計(jì)數(shù)值.，必須正確設(shè)置 如果傳輸單位為字節(jié)，ICNT每次減小1 如果傳輸單位為半字，ICNT每次減小2 如果傳輸單位為字，ICNT每次減小46 BDMA控制寄存器 BDCON0 0x01F80000 R/W BDMA 0 控制寄存器 初始值 0x00BDCON1 0x01F80020 R/W BDMA 1 控制寄存器 初始值 0x00位名稱(chēng) BIT 描述INT [7:6] 保留 00STE [5:4] DMA通道的狀態(tài)（只讀） 在DMA的傳輸計(jì)數(shù)開(kāi)始之前，STE呆在準(zhǔn)備好狀態(tài)00 = Ready 01 = Not TC yet10 = Terminal Count 11 = N/AQDS [3:2] 忽落/允許外部 DMA 請(qǐng)求 (nXDREQ)00 = Enable other = DisableCMD [1:0] 軟件命令00: 01,10,11后, CMD 位被自動(dòng)清除。Onthefly 傳輸模式 1個(gè)單位讀或 1個(gè)單位寫(xiě)，讀寫(xiě)同時(shí)進(jìn)行。有三種DMA傳輸模式（單位傳輸模式，塊傳輸模式，On the fly塊傳輸模式）。并且在每次傳輸一個(gè)數(shù)據(jù)單元后，釋放一次總線控制權(quán)，以便其它總線控制器有機(jī)會(huì)可以占用總線。 單步模式 單步模式意味著一次DMA傳輸有兩個(gè)DMA應(yīng)答周期（產(chǎn)生兩個(gè)應(yīng)答信號(hào)nXDACK）指示DMA讀和寫(xiě)周期，主要用與測(cè)試和調(diào)試模式，在讀寫(xiě)周期之間，總線控制權(quán)可以讓給其它總線控制器。 握手模式 一個(gè)單獨(dú)的應(yīng)答對(duì)應(yīng)一個(gè)單獨(dú)的DMA請(qǐng)求，在該模式，DMA操作期間的讀寫(xiě)周期不可分割，因此在一個(gè)DMA操作完成前，不能把總線讓給其它總線控制器使用。對(duì)于ZDMA，S3C44B0X有一個(gè)4字的FIFO緩沖來(lái)支持4字突發(fā)DMA傳輸，而B(niǎo)DMA不支持突發(fā)DMA傳輸，因此存儲(chǔ)器之間的傳輸數(shù)據(jù)最好用ZDMA傳輸，來(lái)提供高的傳輸速度。ZDMA用來(lái)在存儲(chǔ)器到存儲(chǔ)器、存儲(chǔ)器到IO存儲(chǔ)器、IO裝置到存儲(chǔ)器之間傳輸數(shù)據(jù)。因此SA0計(jì)算如下.SA1 = Start address/4K3 系統(tǒng)總線優(yōu)先級(jí)控制寄存器SBUSCON 0x01C40000 R/W 總線優(yōu)先級(jí)控制寄存器 初始值 0x80001B1B位名稱(chēng) 位 描述 FIX [31] 優(yōu)先級(jí)模式0: roundrobin priorities1: fixed prioritiesS_LCD_DMA [15:14] 指示 LCD_DMA 的總線優(yōu)先級(jí)（只讀）00: 1st 01: 2nd 10: 3rd 11: 4thS_ZDMA [13:12] 指示ZDMA的總線優(yōu)先級(jí)（只讀）00: 1st 01: 2nd 10: 3rd 11: 4thS_BDMA [11:10] 指示BDMA的優(yōu)先級(jí)（只讀）00: 1st 01: 2nd 10: 3rd 11: 4thS_nBREQ [9:8] 指示 nBREQ的優(yōu)先級(jí)（只讀）00: 1st 01: 2nd 10: 3rd 11: 4thLCD_DMA [7:6] 確定LCD_DMA總線優(yōu)先級(jí)00: 1st 01: 2nd 10: 3rd 11: 4thZDMA [5:4] 確定ZDMA 總線優(yōu)先級(jí)00: 1st 01: 2nd 10: 3rd 11: 4thBDMA [3:2] 確定BDMA 總線優(yōu)先級(jí)00: 1st 01: 2nd 10: 3rd 11: 4thnBREQ [1:0] 確定nBREQ總線優(yōu)先級(jí)00: 1st 01: 2nd 10: 3rd 11: 4th7 DMA S3C44B0X有4路DMA控制器，其中兩路稱(chēng)為ZDMA（General DMA）被連到SSB(Samsung System Bus)總線上，另外兩路稱(chēng)為BDMA （Bridge DMA）是SSB和SPB(Samsung Peripheral Bus)之間的接口層，相當(dāng)于一個(gè)橋，因此稱(chēng)為橋DMA。因此SA0計(jì)算如下.SA0 = Start address/4KSE1 [31:16] noncacheable1的結(jié)束地址，因?yàn)閛ncacheable的最小尺寸為4Kbyte。 CPU core讀數(shù)據(jù)時(shí)插入一個(gè)間歇等待周期 0: 不允許讀停止 1: 允許讀停止WE [3] 該位確定寫(xiě)緩沖的允許/不允許. 一些外部裝置需要最小的寫(xiě)周期時(shí)間,如果允許寫(xiě)緩沖,在由于連續(xù)的寫(xiě)之間的周期將使之工作不正常.0 =不允許寫(xiě)緩沖操作 1 = 允許寫(xiě)緩沖操作CM [2:1] 這兩位確定cache 模式00 = Disable cache (8KB internal SRAM)01 = Half cache enable (4KB cache, 4KB internal SRAM)10 = Reserved11 = Full Cache enable (8KB cache)SE [0] 允許停止選項(xiàng). 推薦值為0.停止選項(xiàng)在使用Cache,產(chǎn)生非連續(xù)地址時(shí),插入一個(gè)間歇等待周期0: 不允許停止選項(xiàng)1: 允許停止選項(xiàng)2 NONCACHEABLE區(qū)域控制寄存器 NCACHBE0 0x01C00004 R/W noncacheable0區(qū)域的開(kāi)始結(jié)束地址 0x00000000NCACHBE1 0x01C00008 R/W noncacheable1區(qū)域的開(kāi)始結(jié)束地址1 0x00000000位名稱(chēng) 位 描述 SE0 [31:16] noncacheable0的結(jié)束地址，因?yàn)閛ncacheable的最小尺寸為4Kbyte。 BUS PRIORITIES CPU WRAPPER 包括一個(gè)8KBYTEcache, write buffer,和CPU 核. 8KBYTEcache可以以三種方式使用：1. 全部8K作為指令/數(shù)據(jù)cache，2. 4K做為內(nèi)部SRAM,另外4K做為cache 3 全部8K作為內(nèi)部存儲(chǔ)器使用.Cache使用 最近最少使用算法來(lái)提高命中率,使用writethrough策落保持?jǐn)?shù)據(jù)一直性.內(nèi)部SRAM主要用來(lái)減少中斷線程執(zhí)行時(shí)間. cache set 和LRU的存儲(chǔ)映射地址 cache 和LRU 存儲(chǔ)映射地址 尺寸 cache set 0 0x10000000 0x100007ff 2KBcache set 1 0x10000800 0x10000fff 2KBcache set 2 0x10001000 0x100017ff 2KBcache set 3 0x100018