dfet數(shù)位電路ppt課件(參考版)
2025-05-08 12:08本頁(yè)面
【正文】 3. 實(shí)用的比較器有兩個(gè)輸入端，其中一個(gè)輸入端可以設(shè)定 Vref並且其模糊區(qū)間很窄，所以使用上比較方便且功能比反相器好。 2. 反相器作為比較器的缺點(diǎn)是其參考電壓固定 (Vref =VDD/2 )，所以使用上有時(shí)不太方便。 CMOS反相器 VTC /2VV DDi ?xb i asi vVV ??Vbias是 Vi的直流偏壓 vx是一個(gè)交流小信號(hào) /2VV DDb i a s ?42 反相器的應(yīng)用 由 CMOS反相器輸出端接一顆電阻 (RM)到輸入端，結(jié)果會(huì)使輸入端「自動(dòng)產(chǎn)生」一個(gè)直流偏壓並且 ，是實(shí)用的放大電路。 2. 我們發(fā)覺(jué)高低電位轉(zhuǎn)換的斜率很大，而轉(zhuǎn)換曲線的中點(diǎn)約位於 。 V1 V2 V3 39 反相器的應(yīng)用 假設(shè)迴路中有 n個(gè)反相器 (n為奇數(shù)且 n ? 3)，所得到方波信號(hào)的週期及頻率分別為： 所以在 tp固定的情況下，利用 n可以控制頻率，故 ring oscillator是 IC中產(chǎn)生方波信號(hào)的簡(jiǎn)便方法。 2. 如左圖，將三個(gè)反相器串接並將第三個(gè)反相器的輸出端接回第一個(gè)反相器的輸入端，形成一個(gè)迴路。 3. 其邏輯功能為： AY?AABBAY ????_ _ 37 傳輸閘邏輯電路 利用傳輸閘邏輯來(lái)完成 EXOR的功能： B Y A B ABBAY ?????S1及 S2用類比開(kāi)關(guān)來(lái)取代，結(jié) 果成為左圖的傳輸閘邏輯電路，結(jié)構(gòu)顯然比之前用 CMOS反相器的組合簡(jiǎn)單。 3. 其邏輯功能為： VDD A Y B B A BABAY ????A _ A _ B _ B _ 36 傳輸閘邏輯電路 將 FET 類比開(kāi)關(guān)應(yīng)用在數(shù)位邏輯上： B Y S2 S1 A A B 1. 當(dāng) B = 1， S2閉合而 S1打開(kāi)，所以輸出 ，即 Y的準(zhǔn)位由輸入信號(hào) 所決定。 3. 其邏輯功能為： VDD B A Y A B BAY ??35 CMOS邏輯電路 異或閘 (EXOR gate) 1. 當(dāng) (A = VH， B = VL)或 (A = V L，B = VH)， Y = VH。 3. 其邏輯功能為： BAY ??34 CMOS邏輯電路 CMOS反及閘 (NAND gate) 1. 當(dāng) A = VH 且 B = VH 時(shí)， Y = VL。 33 CMOS邏輯電路 CMOS反或閘 (NOR gate) VDD A B Y A B 1. 當(dāng) A = VH 或 B = VH 時(shí)， Y = VL。 所以實(shí)用上隨不同的速度要求而定， CMOS邏輯閘的扇出數(shù)仍有所限制。 以 BJT邏輯閘為例，外接邏輯閘會(huì)影響輸出電壓，若外接邏輯閘個(gè)數(shù)太多的話，會(huì)造成邏輯功能不正確，所以通常存在一個(gè) 最大的扇出數(shù) (maximum fanout)。在外接十個(gè)邏輯閘的情況下，請(qǐng)計(jì)算其傳輸延遲。由於數(shù)位電路的工作頻率 f愈來(lái)愈高，欲降低 DP值必須降低 VDD，所以低電壓一直是 IC設(shè)計(jì)努力的方向。但是 VDD愈高則功率損耗愈大，所以功率與速度之間必須適當(dāng)取捨。 26 CMOS反相器特性 傳輸延遲： VDD Qp Vo C Qn Vi CMOS反相器的傳輸延遲和輸出端的等效電容 C有關(guān)，而 C的大小和外接邏輯
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