【正文】 作業(yè)： ? ROM： 71， 72， 73， 74， 76， 78， 710 ? PLA： 711題表 71 ， ? PAL： 713， 714 ? 選作： 721， 722（了解查找表的原理） 。 因此采用 ROM構(gòu)成各種邏輯函數(shù)不需化簡(jiǎn) ， 這給邏輯設(shè)計(jì)帶來(lái)很大方便 。 4． 從邏輯電路構(gòu)成的角度看 ， ROM是由與門(mén)陣列 （ 地址譯碼器 ） 和或門(mén)陣列 （ 存儲(chǔ)矩陣 ） 構(gòu)成的組合邏輯電路 。 根據(jù)數(shù)據(jù)寫(xiě)入方式的不同 ， ROM又可分成固定 ROM和可編程ROM。 1． 半導(dǎo)體存儲(chǔ)器是現(xiàn)代數(shù)字系統(tǒng)特別是計(jì)算機(jī)系統(tǒng)中的重要組成部件 ，它可分為 RAM和 ROM兩大類(lèi) 。 它包含有 SRAM和DRAM兩種類(lèi)型 ， 前者用觸發(fā)器記憶數(shù)據(jù) ， 后者靠 MOS管柵極電容存儲(chǔ)數(shù)據(jù) 。 本章小結(jié) 2． RAM是一種時(shí)序邏輯電路 ， 具有記憶功能 。 FPGA類(lèi)芯片的延時(shí)預(yù)測(cè)問(wèn)題也正在解決中。在編程技術(shù)上，在系統(tǒng)動(dòng)態(tài)重構(gòu)（ In Circuit Reconfigurability）特性正在發(fā)展中，即通過(guò)軟件下載使處于應(yīng)用系統(tǒng)內(nèi)的 PLD可動(dòng)態(tài)改變其執(zhí)行功能。 總結(jié) PLD是快速發(fā)展的半導(dǎo)體器件，目前的發(fā)展趨勢(shì)呈現(xiàn)著以下一些特征：在高集成度方面，已具備了片上系統(tǒng)（ System On Chip）集成的能力，即將中央處理器、存儲(chǔ)器和邏輯處理單元集成在同一芯片上。 本節(jié)以 XC4000系列器件為例重點(diǎn)介紹 FPGA的可編程邏輯模塊、可編程互連資源和可編程輸入輸出模塊。 (3)內(nèi)部布線采用分段式互連結(jié)構(gòu)，布線效率較高。 但芯片掉電后 ，配置信息丟失 ， 需另設(shè)非易失性存儲(chǔ)器件保存配置信息并完成上電自動(dòng)加載 。 與 CPLD類(lèi) PLD類(lèi)比 ，F(xiàn)PGA由可編程邏輯模塊 （ CLB） 、 可編程輸入 /輸出模塊 （ IOB） 、 可編程互連資源三個(gè)主要部分組成 。作為輸出單元時(shí)， IOE可通過(guò)多路選擇器從 m個(gè)行通道或 k個(gè)列通道中選擇信號(hào)， m和 k的數(shù)值隨器件型號(hào)而定，例如 EPF10K10的 m=18， k=16。每個(gè)周邊控制總線的信號(hào)可由專(zhuān)用輸入引腳驅(qū)動(dòng)，也可由某一 LAB特定行中的每個(gè) LAB的第一個(gè) LE驅(qū)動(dòng)。 IOE的清除、時(shí)鐘使能、輸出使能及時(shí)鐘選自周邊控制總線。 輸出電壓的擺動(dòng)速率也可由編程設(shè)置 ， 這使得用戶可調(diào)控輸出信號(hào)的速度和噪聲 。 輸出信號(hào)時(shí) ， IOE寄存器也可提供快速“ 時(shí)鐘－輸出 ” 性能 。 IOE使 I/O引腳可輸入 、 輸出 、 雙向傳送信號(hào) 。 FPGA類(lèi)器件采用分段式互連結(jié)構(gòu)，布線效率較高，但有著難以預(yù)測(cè)信號(hào)傳輸延時(shí)的缺點(diǎn)。 連線帶內(nèi)采用連續(xù)連接線的布線方式稱(chēng)為連續(xù)式互連結(jié)構(gòu)，這是 EPLD/CPLD類(lèi)器件的布線的特點(diǎn)。 由圖 、 EAB、 LAB的互連 。這種模式?jīng)]有級(jí)聯(lián)鏈的輸入，但有級(jí)聯(lián)鏈輸出。 CLRN 圖 /減計(jì)數(shù)工作模式 3變量 查找表 ENA LE輸出 PRN DATA1(ena) DATA2(u/d) 進(jìn)位輸入 級(jí)聯(lián)輸入 級(jí)聯(lián)輸出 3變量 查找表 進(jìn)位輸出 1 0 DATA3(data) DATA4(nload) （ 4） 可清除的計(jì)數(shù)模式 如圖 。本 LE的輸出 Q被反饋回送到查找表的輸入， DATA2可作為加 /減控制信號(hào)與Q及進(jìn)位鏈來(lái)信號(hào)運(yùn)算后再經(jīng)進(jìn)位鏈送到下級(jí) LE。 圖 3變量 查找表 CLRN ENA LE輸出 PRN DATA1 DATA2 進(jìn)位輸入 級(jí)聯(lián)輸入 級(jí)聯(lián)輸出 3變量 查找表 進(jìn)位輸出 （ 3） 加 /減計(jì)數(shù)模式 如圖 。第二個(gè)查找表的輸出連接到進(jìn)位鏈送下級(jí) LE。 LUT被設(shè)置為兩個(gè)三輸入查找表。這種工作模式可接收輸入進(jìn)位鏈、級(jí)聯(lián)鏈，產(chǎn)生輸出級(jí)聯(lián)鏈，但沒(méi)有輸出進(jìn)位鏈?？删幊逃|發(fā)器的輸入數(shù)據(jù)可以是查找表的輸出，也可選擇直接來(lái)自局部互連。 （ 1）正常模式 如圖 。在這幾種模式中，來(lái)自 LAB局部互連的信號(hào) DATA1~DATA4作為輸入信號(hào)并有著不同的作用，輸入信號(hào)還有進(jìn)位鏈、級(jí)聯(lián)鏈信號(hào)及來(lái)自 LE輸出的反饋信號(hào)。 但過(guò)多使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)限制其它邏輯布線的靈活性 。 進(jìn)位鏈和級(jí)聯(lián)鏈連接同一 LAB行中的間隔 LAB之間 ， 但它們不穿過(guò) LAB行中間位置處的 EAB。 進(jìn)位鏈和級(jí)聯(lián)鏈為 LAB中的各 LE之間提供了快速通道 ，信號(hào)經(jīng)由它們連接的傳輸時(shí)延小于經(jīng)由行 、 列連線帶的 。 可見(jiàn)各查找表呈并聯(lián)工作 ，但級(jí)聯(lián)鏈中每加入一級(jí) LE， 輸出信號(hào)的傳輸時(shí)延會(huì)附加一個(gè)量 （ 約 ） 。 圖 n位全加器 3變量 查找表 S1 進(jìn)位鏈連接 3變量 查找表 觸發(fā)器 C1 LE(1) a1 b1 3變量 查找表 S2 進(jìn)位鏈連接 3變量 查找表 觸發(fā)器 C2 LE(2) a2 a2 3變量 查找表 Sn 進(jìn)位鏈連接 3變量 查找表 觸發(fā)器 Cn LE(n) an bn 查找表 Cn 查找表 觸發(fā)器 LE(n+1) 4. 級(jí)聯(lián)鏈 利用級(jí)聯(lián)鏈 ， LE可實(shí)現(xiàn)多變量 （ 多于 4個(gè) ） 的組合邏輯函數(shù) 。圖 n+1個(gè) LE實(shí)現(xiàn)的 n位全加器。低位 LE的進(jìn)位信號(hào)可經(jīng)進(jìn)位鏈送到高位 LE。這提高了 LE的利用率。觸發(fā)器的時(shí)鐘（ CLK）、 清除（ CLR、 異步）、置位（ PRN、 異步）及使能（ ENA） 可選自專(zhuān)用輸入引腳或通用 I/O引腳，也可由內(nèi)部邏輯電路產(chǎn)生。由于 SRAM的內(nèi)容在芯片掉電后不能保存，因而 FPGA類(lèi)芯片在應(yīng)用時(shí)需加設(shè)非易失性存儲(chǔ)器保存配置信息。圖 4變量的任一組合邏輯函數(shù)，其復(fù)雜度和傳輸延時(shí)不隨乘積項(xiàng)的多少而改變。LUT法根據(jù)函數(shù) F的真值表（表 73）將 F的取值存入 SRAM。 圖 SRAM和選擇器構(gòu)成的四變量 LUT的框圖。 CLRN 圖 邏輯單元 （ LE） 查找表 （LUT） 進(jìn)位鏈 清除 /置位邏輯 級(jí)聯(lián)鏈 PRN ENA 時(shí)鐘選 擇 到快速互連通道 到 LAB的局部互連 DATA1 DATA2 DATA3 DATA4 LABCTRL1 LABCTRL2 清除 LABCTRL3 LABCTRL4 觸發(fā)器 旁路 0 1 圖 4變量查找表 （ LUT） 的結(jié)構(gòu) A B C D 24位 SRAM 2選 1選擇器 F 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1. 查找表 (LUT) LUT為一種存儲(chǔ)結(jié)構(gòu) ， 可作為編程實(shí)現(xiàn)組合邏輯函數(shù)的一種方法 。 LE的輸出可選送到行、列快速連線帶，也可反饋回本 LAB的局部互連線帶。 圖 LE的結(jié)構(gòu)。 D D D D 6 8,4,2,1 8,4,2,1 2,4,8,16 24 /ROMM data in address WE RAM data out 2568 5124 1024 2 2048 1 2,4,8,16 行連線帶 列連線帶 EAB 局 部 連線 專(zhuān) 用 輸入 與 全局輸入 清除 圖 （ EAB） FLEX10K的邏輯陣列塊（ LAB） 一個(gè) LAB中包括 8個(gè)邏輯單元（ LE）、進(jìn)位鏈與級(jí)聯(lián)鏈、控制信號(hào)以及 LAB局部互連帶，結(jié)構(gòu)關(guān)系如圖 。 圖 。 雖然這增加了應(yīng)用系統(tǒng)的復(fù)雜度 ， 但可實(shí)現(xiàn)芯片的在線動(dòng)態(tài)配置 ， 這增強(qiáng)了器件的處理能力和應(yīng)用靈活性 。 FLEX10K的內(nèi)部連接具有高速 、 延時(shí)固定并可預(yù)測(cè)的特點(diǎn) 。 內(nèi)帶的嵌入式陣列增強(qiáng)了其運(yùn)算處理能力 。 FLEX10K系列是一種 高密度 、 高性能的可編程器件 。I/O控制塊可使對(duì)應(yīng)的 I/O引腳工作于輸入、輸出、雙向三種方式之一。 得到 15個(gè)乘積項(xiàng) … 圖 并聯(lián)擴(kuò)展項(xiàng)使用例 乘積項(xiàng) 選擇 矩陣 乘積項(xiàng) 選擇 矩陣 乘積項(xiàng) 選擇 矩陣 （ n－ 2） （ n－ 1） （ n） 提供 5個(gè)乘積項(xiàng) 提供 5＋ 5個(gè)乘積項(xiàng) … … … … 來(lái)自 PIA 的36個(gè)信號(hào) 16個(gè)共享擴(kuò)展項(xiàng) 來(lái)自 （ n3） MC的并聯(lián)擴(kuò)展項(xiàng) MAX7000系列的 I/O控制塊 I/O控制塊主要由多路選擇器和輸出緩沖門(mén)組成。 這個(gè)乘積項(xiàng)稱(chēng)為共享擴(kuò)展項(xiàng) 。 3. 擴(kuò)展乘積項(xiàng) 使用擴(kuò)展乘積項(xiàng)可增加 MC的邏輯功能 。 此時(shí)的可編程觸發(fā)器可作為寄存器快速捕獲輸入信號(hào) 。 觸發(fā)器的輸入信號(hào)可來(lái)自組合邏輯部分 （ 由乘積項(xiàng)選擇矩陣決定 ） ， 也可直接來(lái)自 I/O引腳 。 觸發(fā)器的置位 （ PRN） 、 清除 （ CLRN） 均為異步方式 。 時(shí)鐘使能信號(hào)來(lái)自乘積項(xiàng) 。 此方式工作速度最快 。 2. 可編程觸發(fā)器 可編程觸發(fā)器可被設(shè)置實(shí)現(xiàn) D、 JK、 T、 RS觸發(fā)器的功能 。 乘積項(xiàng)選擇矩陣選取乘積項(xiàng)送入或門(mén)及異或門(mén)以構(gòu)成組合邏輯函數(shù) 。 選擇器 1. 邏輯陣列和乘積項(xiàng)選擇矩陣 邏輯陣列實(shí)現(xiàn) “ 與運(yùn)算 ” ， 圖 乘積項(xiàng) ， 每個(gè)乘積項(xiàng)的變量可選自從 PIA來(lái)的 36個(gè)信號(hào)以及從本 LAB來(lái)的 16個(gè)共享擴(kuò)展項(xiàng)信號(hào) 。圖 MC的結(jié)構(gòu)圖。 MAX7000系列的 LAB和 MC MAX7000系列中的各個(gè)型號(hào)可分別提供 2～ 16個(gè)邏輯陣列塊（ LAB），每個(gè) LAB中有 16個(gè)宏單元（ MC），分為兩組，每組 8個(gè)。對(duì)