【正文】 它由于具有集成密度高、工作速度快、編程方法先進(jìn)、設(shè)計(jì)周期短等一系列優(yōu)點(diǎn)，發(fā)展非常迅速，前景十分看好。采用 E2PROM 工藝的為可重復(fù)編程的可編程器件，如 GAL、 ISPPLD 系列器件等。 GAL 具有可重復(fù)編程和輸出可組態(tài)的優(yōu)點(diǎn)。全場(chǎng)可編程器件由于技術(shù)復(fù)雜，價(jià)格昂貴，加上編程軟件不夠成熟，因此使用很少。EXITPLD 根據(jù)可編程部位不同，分為半場(chǎng)可編程和全場(chǎng)可編程器件。輸入電路主要產(chǎn)生輸入變量的原變量和反變量，并提供一定的輸入驅(qū)動(dòng)能力，與陣列用于產(chǎn)生邏輯函數(shù)的乘積項(xiàng)，或陣列用于獲得積之和，因此，從原理上講，可編程邏輯器件可以實(shí)現(xiàn)任何組合邏輯函數(shù)。當(dāng)輸入端外接電阻 RI 時(shí)RI ＜ ROFF 相當(dāng)于輸入邏輯 0RI ＞ RON 相當(dāng)于輸入邏輯 1TTL 電 路CMOS 電路CMOS 門電路由于輸入電流為 零 ，因此不存在開門電阻和關(guān)門電阻。CMOS 傳輸門既可傳輸數(shù)字信號(hào)，也可傳輸模擬信號(hào)。UIL ? UOL ? 0 VUIH ? UOH ? VDD UNL ? UNH ? VDD / 2 ，噪聲容限很大， 因此電路抗干擾能力很強(qiáng)。門電路種類不同，高電平和低電平的允許范圍也不同。 CMOS電路多余輸入端與有用輸入端的并接僅適用于工作頻率很低的場(chǎng)合。 普通門 (具有推拉式輸出結(jié)構(gòu) )的輸出端不允許直接并聯(lián)實(shí)現(xiàn)線與 。 三態(tài)輸出門的輸出端也可并聯(lián)，用來實(shí)現(xiàn)總線結(jié)構(gòu)，但三態(tài)輸出門必須分時(shí)使能。一般情況下， CMOS 門多用 5 V， 以便與 TTL 電路兼容 。 EXIT應(yīng)用集成門電路時(shí)，應(yīng)注意： TTL電路只能用＋ 5 V(74系列允許誤差 177。 CC74HC 和 CC74HCT 兩個(gè)系列的工作頻率和負(fù)載能力都已達(dá)到 TTL 集成電路 CT74LS的水平，但功耗、抗干擾能力和對(duì)電源電壓變化的適應(yīng)性等比 CT74LS 更優(yōu)越。EXITCMOS 數(shù)字集成電路主要有 CMOS4000 系列和 HCMOS 系列。 CT74LS 系列功耗 延遲積很小、性能優(yōu)越、品種多、價(jià)格便宜，實(shí)用中多選用之。其中， CT74L 系列功耗最小， CT74AS 系列工作頻率最高。門電路的 學(xué)習(xí)重點(diǎn)是常用集成門的邏輯功能、外特性和應(yīng)用方法?！?例 】LIBRARY IEEE；USE ；ENTITY GATE ISPORT (A， B： IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUT STD_LOGIC)；END ENTITY GATE；EXITARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； 與門輸出 YOR=A OR B； 或門輸出 YNAND=A NAND B； 與非門輸出 YNOR=A NOR B； 或非門輸出 YNOT=NOT B； 反相器輸出 YXOR=A XOR B； 異或門輸出 END ARCHITECTURE ART；EXIT門電路是組成數(shù)字電路的基本單元之一，最基本的邏輯門電路有與門、或門和非門。EXIT VHDL基本門電路 基本門電路用 VHDL語言來描述十分方便。器件功耗 CPLD的工作電壓多為 5 V，而 FPGA的工作電壓的流行趨勢(shì)是越來越低， V和 V的低工作電壓的 FPGA的使用已十分普遍。芯片速度 具體設(shè)計(jì)中應(yīng)對(duì)芯片速度的選擇有一綜合考慮，并不是速度越高越好。 FPGA廣泛 地應(yīng)用在網(wǎng)絡(luò)路由器、電信交換機(jī)等大型數(shù)字設(shè)備上。EXIT FPGA現(xiàn)場(chǎng)可編程邏輯電路 FPGA現(xiàn)場(chǎng)可編程邏輯電路是由許多獨(dú)立的可編程邏輯模塊組成，可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。 普通 CPLD的編程下載需用相應(yīng)的編程器，ISP－ CPLD不需要編程器，直接通過自帶的編程下載口就可以將數(shù)據(jù)寫入器件中，而且升級(jí)修改方便。 即 現(xiàn)場(chǎng)編程 CPLD 實(shí)現(xiàn)邏輯控制的能力強(qiáng)。 FPGA的編程區(qū)域在掉電以后，數(shù)據(jù)就丟失，所以， FPGA的配置數(shù)據(jù)都存儲(chǔ)在片外的EPROM、 E2PROM或計(jì)算機(jī)軟、硬盤中。 ③ 可編程互連資源 (IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。 ① 可配置邏輯塊 CLB是實(shí)現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片。內(nèi)部資原 互連性 比 EPLD有較大的改進(jìn)。 CPLD采用 E2PROM工藝 。與 GAL相比，大量增加了 OLMC的數(shù)目，增加了對(duì) OLMC中寄存器的異步復(fù)位和異步置位功能，其 OLMC使用更靈活?；窘Y(jié)構(gòu)與 PAL和 GAL類似，均由 可編程的與陣列、固定的或陣列和邏輯宏單元 組成，但集成度大得多。它作為全局控制信號(hào)控制各 I/O 端的工作方式。 時(shí)鐘輸入端，提供時(shí)序電路所需要的時(shí)鐘信號(hào)。其輸入信號(hào)為 8 個(gè)輸入端提供的原、反變量 和 8 個(gè)反饋輸入端提供的原、反變量。 二 GAL16V8 簡(jiǎn)介1. GAL16V8 引腳圖VCCGAL16V8 I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910 111220191817161514138 個(gè)輸入端8 個(gè) I/O 端1 個(gè)時(shí)鐘輸入端1 個(gè)輸出使能控制輸入端EXITGAL16V8可編程與陣列(64 ? 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖輸出邏輯宏單元 (即 Output Logic Macro Cell，簡(jiǎn)稱 OLMC)與陣列 輸入電路EXIT可編程與陣列(64 ? 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 邏輯圖 OLMC 中含有或門、D 觸發(fā)器和多路選擇器等，通過對(duì) OLMC 編程可得到組合電路輸出、時(shí)序電路輸出、雙向 I/O 端等多種工作組態(tài)。 GAL器件分兩大類：一類為普通型 GAL，其與或陣列結(jié)構(gòu)與 PAL相似，如 GAL16V8（ V表示輸出方式可變）、GAL20V8 、 ispGAL16Z8都屬于這一類；另一類為新型GAL，其與或陣列均可編程， 與 PLA結(jié)構(gòu)相似，主要有GAL39V8。 稱為 通用可編程邏輯器件 。EXIT GAL(通用陣列邏輯 普通型 )簡(jiǎn)介 內(nèi)部的與陣列可編程，輸出電路可組態(tài)輸出， 采用了電擦除 可重復(fù)編程，但或陣列固定不能編程。 PLA(可編程邏輯陣列 ) 內(nèi)部的與陣列和或陣列均可編程，輸出電路固定， 其編程數(shù)據(jù)只能寫一次。PLD 的 基 本 結(jié) 構(gòu) 圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出　 　 PLD 的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類。 可編程邏輯器件的基本結(jié)構(gòu)和編程原理EXIT 由 PLD 結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。例如 CA B CCAB BAW7 = ABCABCW0 = 與陣列PLD 的 基 本 結(jié) 構(gòu) 圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出 可編程邏輯器件的基本結(jié)構(gòu)和編程原理EXITPLD 器件中連接的習(xí)慣畫法固定連接 可編程連接 斷開連接PLD 中與門和或門的習(xí)慣畫法(a)(b)YCABCBAACBYY YCBA≥1EXIT　　由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。 (二 ) 按編程方式分類即 In System Programmable PLD (簡(jiǎn)稱 ispPLD)EXIT (三 ) 按可編程部位分類按器件內(nèi)可編程的部位不同分為： PROM(即可編程 ROM) PLA(即 ProgrammableLogic Array，可編程邏輯陣列 ) PAL(即 ProgrammableArray Logic，可編程陣列邏輯 ) GAL(即 Geic Array Logic，通用陣列邏輯 )EXITPLD 的 基 本 結(jié) 構(gòu) 圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出　　輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)