電路參數(shù)及其提取ppt課件(參考版)
2025-05-04 18:20本頁(yè)面
【正文】 優(yōu)化目標(biāo)是連線面積最小 。 （ 3）目前，采用使散熱均勻分布的方法來(lái)解決由于局部功耗過(guò)大，而造成的局部過(guò)熱。 44 Department of Microelectronics, PKU， Xiaoyan Liu 二、散熱問(wèn)題： （ 1）減小各級(jí)門的功耗是集成電路設(shè)計(jì)目標(biāo)之一。 則：導(dǎo)線可流過(guò)。 例如： Al的最小線寬為 3λ ， λ = m， Al的厚度約為 1μ m， Al的橫截面積為 m178。如果電流過(guò)大，而超過(guò)導(dǎo)體的域值 Jth，會(huì)使導(dǎo)體內(nèi)產(chǎn)生電遷移現(xiàn)象，導(dǎo)致電路失效。 – 若芯片上有 108個(gè)門，則請(qǐng)估算整個(gè)芯片的動(dòng)態(tài)功耗。假設(shè)每個(gè)時(shí)鐘周期內(nèi)狀態(tài)翻轉(zhuǎn)一次。 486 386 286 8086 8085 8080 8008 4004 1 10 100 1971 1974 1978 1985 1992 2022 Year Power (Watts) 微處理器的功耗不斷增加 功耗及其散熱將成為限制集成電路縮小的主要因素 為什么需要考慮功耗 ? 芯片的功率密度 4004 8008 8080 8085 8086 286 386 486 Pentium174。 Logical Effort， LE通過(guò)比較不同邏輯結(jié)構(gòu)的延遲，評(píng)估 CMOS電路的延遲 21 Department of Microelectronics, PKU， Xiaoyan Liu 門延遲 : gate delay d = h + p effort delay intrinsic delay Effort delay: h = g f logical effort effective fanout = Cout/Cin Logical effort 與電路拓?fù)浣Y(jié)構(gòu)相關(guān)，與器件的尺寸無(wú)關(guān) Effective fanout (electrical effort) 是負(fù)載和器件尺寸的函數(shù) 邏輯門中的延遲 門延遲的仔細(xì)區(qū)分 依賴于負(fù)載和邏輯特性 依賴寄生特性 22 Department of Microelectronics, PKU， Xiaoyan Liu Logical Effort ? 反相器的 logical effort 和 intrinsic delay 是所有靜態(tài)CMOS 門中最小的，取為 1 ? Logical effort 是該邏輯門和反相器在流過(guò)相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值，它獨(dú)立于 MOSFET的尺寸 ? 邏輯門越復(fù)雜， Logical effort 越大 Logical effort 是該邏輯門和反相器在流過(guò)相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值 g = 1 g = 4/3 g = 5/3 BAA BFVDDVDDA BABFVDDAAF12 2 2221 144Inverter 2input NAND 2input NORA + B A B A B A B A ? B A B A A A 2 1 Cunit = 3 2 2 2 2 Cunit = 4 4 4 1 1 Cunit = 5 24 Department of Microelectronics, PKU， Xiaoyan Liu 各輸入端的 LE可能不一樣 A B C 25 Department of Microelectronics, PKU， Xiaoyan Liu Logical Effort 26 Department of Microelectronics, PKU， Xiaoyan Liu 對(duì)于非標(biāo)準(zhǔn)邏輯門 和非標(biāo)準(zhǔn)但 K相同的反相器比
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