【正文】 器件的寄生參數(shù)。通常是把一些較小的器件做成一個(gè)大的器件 , 將它們放在同一個(gè)阱里面 ,使 N阱總面積最小，從而減少對(duì)襯底的寄生電容。如下圖所示 ,兩個(gè)雙極器件的集電極靠近放置 , 集電極和襯底之間不可避免地存在著寄生電容 ,而襯底本身也存在著寄生電阻將兩個(gè)雙極器件連接起來(lái)。不過(guò) ,由于事先我們已經(jīng)對(duì)器件進(jìn)行了精確的測(cè)量并建立了模型,所以當(dāng)電路設(shè)計(jì)者在進(jìn)行設(shè)計(jì)的時(shí)候已經(jīng)把這些因素都考慮進(jìn)去了。器件的寄生參數(shù) CMOS閂鎖效應(yīng)及其預(yù)防n 雙極型 晶體管n 雙極晶體管中 , 集電極從注入的 N區(qū)直接向下到襯底也存在寄生電容。 CMOS電路的功耗很低，所以在設(shè)計(jì) CMOS系統(tǒng)的電源時(shí)，系統(tǒng)實(shí)際需要多少 電流．就供給它多少電流．電源的輸出電流能力不要太大。 此外，輸出端不宜接大電容， 一般應(yīng)小于 。輸入信號(hào)不得超過(guò)電源電壓 (Vdd＞ Vi＞ Vss)，如果超出這個(gè)范圍，應(yīng)加限流電阻。因此在電源線較長(zhǎng)的地方，要注意電 源 退耦，此外還要注意對(duì)電火花嵌位。 器件的寄生參數(shù) CMOS閂鎖效應(yīng)及其預(yù)防N阱 CMOS工藝閂鎖效應(yīng)版圖布局設(shè)計(jì)預(yù)防措施俯視示意圖pn結(jié)收集電子 /空穴的能力（如 BJT的集電極）：與 pn結(jié)接觸所形成的耗盡區(qū)電場(chǎng)分布有關(guān)。 為了節(jié)省面積，這些保護(hù)環(huán)不一定要閉合，只要達(dá)到有效吸 收相關(guān)載流子的目的即可。 比如： ESD保護(hù)二極管和 I/O器件的周圍都需要布局少數(shù)載流 子保護(hù)環(huán)。該措施的缺點(diǎn)是要增大版圖面積。器件的寄生參數(shù) CMOS閂鎖效應(yīng)及其預(yù)防預(yù)防措施 二、版圖布局設(shè)計(jì)預(yù)防措施 4．減小橫向寄生雙極管的電流增益。 “緊鄰源極接觸 ”： 形式： （假定 MOSFET 源襯相連） 用金屬層把 NMOS 的源極和緊鄰的 P 襯底偏置環(huán)相連； 用金屬層把 PMOS 的源極和緊鄰的 N 阱襯底偏置環(huán)相連。 增加與電源線和地線的接觸孔，加寬電源線和地線，以 減小電壓降。 “多條阱接觸 ”： 形式： 一般用 N 阱內(nèi)多數(shù)載流子保護(hù)環(huán)代替，而為了節(jié)省面積，多 數(shù)載流子保護(hù)環(huán)又常常合并到襯底偏置環(huán)，所以多條阱接觸 實(shí)際上常常由襯底偏置環(huán)來(lái)代替。器件的寄生參數(shù) CMOS閂鎖效應(yīng)及其預(yù)防預(yù)防措施 二、版圖布局設(shè)計(jì)預(yù)防措施 2．減小局部 P襯底（或 N阱襯底）的電阻 Rn和 Rp，使 Rn和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 “多數(shù)載流子保護(hù)環(huán) ”： 形式： 位于 P襯底上圍繞 NMOS最外圍被接到地的 P+環(huán)形擴(kuò)散區(qū)； 位于 N阱中圍繞 PMOS最外圍的被接到 VDD的 N+環(huán)形擴(kuò)散區(qū)。 作用： 收集 P 襯底中的空穴，進(jìn)行電流分流，減小 P襯底中潛在的 橫向寄生 NPN BJT 發(fā)射結(jié)被正偏的幾率。器件的寄生參數(shù) CMOS閂鎖效應(yīng)及其預(yù)防采用偽收集極的反相器剖面圖預(yù)防措施 二、版圖布局設(shè)計(jì)預(yù)防措施 1．吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié) 被正偏。 “少數(shù)載流子保護(hù)環(huán) ”： 即偽收集極，收集發(fā)射極注入襯底的少數(shù)載流子。如果采用下圖所示的外延埋層 CMOS電路 (EBL CMOS IC)，由于襯底材料濃度很高，使寄生 PNP管的橫向電阻 Rs下降；又因?yàn)橼逑录尤?P+埋層，使阱的橫向電阻 Rw和 βnpn大大下降，從而大大提高電路的抗自鎖能力。對(duì)于橫向寄生 PNP管，保護(hù)環(huán)是其基區(qū)的一部分，施以重?fù)诫s可降低其 βpnp ；對(duì)于縱向寄生 NPN管，工藝上降低其 βnpn有效的辦法是采用深阱擴(kuò)散，來(lái)增加基區(qū)寬度。 n 另外還有兩種情形可能向襯底或 N阱注入少數(shù)載流子，一，熱載流子效應(yīng)；二， ESD 保護(hù)，前者可采用加大溝道長(zhǎng)度的方法解決，后者可采用在版圖中追加少數(shù)載流子保護(hù)環(huán)的方法來(lái)解決。產(chǎn)生閂鎖效應(yīng)的條件n 1． 環(huán)路電流增益大于 1，即 βnpn*βpnp = 1 ；n 2． 兩個(gè) BJT發(fā)射結(jié)均處于正偏； n 3． 電源提供的最大電流大于 PNPN器件導(dǎo)通所需維持電流 IH。器件的寄生參數(shù)SDGI IIIII IVbig size MOS split into four parts simple moden CMOS晶體管 – use of multiple fingers器件的寄生參數(shù)CMOS閂鎖效應(yīng)及其預(yù)防n 在 CMOS 電路中 PMOS 和 NMOS 經(jīng)常作互補(bǔ)晶體管使用，它們相距很近，可以形成寄生可控硅結(jié)構(gòu)，一旦滿足觸發(fā)條件，將使電路進(jìn)入低壓大電流的狀態(tài)，這就是閂鎖效應(yīng)。如果我們降低了多晶硅柵的串聯(lián)電阻 , 就降低了 R C時(shí)間常數(shù) , 從而改善了器件的速度。器件的寄生參數(shù)SDGonoffonoffinput signal of Ginput signal of AAn CMOS晶體管n 減少 CMOS器件寄生參數(shù)的技術(shù)就