課程設(shè)計報告：16選1選擇器---數(shù)字邏輯課程設(shè)計(參考版)
2025-04-14 23:01本頁面
【正文】 2006清華大學(xué)出版社TP312VH/27/377302116520VHDL程序設(shè)計教程邢建平 曾繁泰2000人民郵電出版社TP312VH/35790062502XVHDL 語言100 例詳解北京理工大學(xué)ASIC研究所2000781065TN702/6237118033529VHDL 電路設(shè)計技術(shù)王道憲賀名臣 劉偉2010清華大學(xué)出版社參考書目1QN=Q2。end process。 end if。)then Q1=not Q1。 and k=39。 elsif(j=39。Q2=39。)then Q1=39。 and k=39。 elsif(j=39。Q2=39。)then Q1=39。 and k=39。 elsif(j=39。)then Q1=Q1。 and k=39。)then if(j=39。event and clk=39。139。039。039。039。139。039。architecture behave of jk issignal Q1,Q2:std_logic。 Q,QN:out std_logic)。 reset,clr: in std_logic。use 。：library ieee。end process。 end case。 when others=y=39。 when 1111=y=a(15)。 when 1110=y=a(14)。 when 1101=y=a(13)。 when 1100=y=a(12)。 when 1011=y=a(11)。 when 1010=y=a(10)。 when 1001=y=a(9)。 when 1000=y=a(8)。 when 0111=y=a(7)。 when 0110=y=a(6)。 when 0101=y=a(5)。 when 0100=y=a(4)。 when 0011=y=a(3)。 when 0010=y=a(2)。 when 0001=y=a(1)。 when 0000=y=a(0)。 then if ena=39。******************************************architecture one of lesson8 isbeginprocess(ena,sw) y: out std_logic)。 sw: in std_logic_vector(3 downto 0)。use 。五、附錄：library ieee。我想自己在計算機(jī)方面的知識還遠(yuǎn)遠(yuǎn)不夠，在今后的學(xué)習(xí)和生活中我會更加努力的不斷學(xué)習(xí)吸取新的知識，注重知識和實(shí)踐的結(jié)合。這是一次有意義實(shí)驗。本次實(shí)驗老師都是要求獨(dú)立完成。在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。課程設(shè)計結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。在完成JK觸發(fā)器的課設(shè)時，我只要參看書本上的JK觸發(fā)器的設(shè)計思路完成源代碼的編寫即可，然后就是上機(jī)測試編寫的程序，結(jié)果在測試時，出現(xiàn)了錯誤，但是在老師和同學(xué)的幫助下，我終于解決了它，然后編譯、仿真。由JK觸發(fā)器可以構(gòu)成D觸發(fā)器和T觸發(fā)器。JK觸發(fā)器具有置
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1