選一數(shù)據(jù)選擇器課程設(shè)計(jì)(參考版)
2025-06-08 18:56本頁(yè)面
【正文】 對(duì)此，我們?cè)俅胃屑だ蠋煹闹笇?dǎo)與幫助?？偟膩?lái)說(shuō)，通過(guò)這次課程設(shè)計(jì)，我學(xué)會(huì)了 Quartus II 軟件操作，在編程方面有了提高，對(duì)于基于 FPGA 開發(fā)板的 MagicSOPC 實(shí)驗(yàn)箱 有了認(rèn)識(shí)， EDA 技術(shù)有了更進(jìn)一步的了解并掌握了數(shù)據(jù)選擇器的運(yùn)用方法，以及了解了它的原理與結(jié)構(gòu)。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深 刻，掌握得不夠牢固。 //a 為其它值的條件下， y 賦予 0 endcase end endmodule 總結(jié) 經(jīng)歷了一個(gè)星期在老師的指導(dǎo)與幫助下，以及跟隊(duì)友相互合作下，我們完成本次的課程設(shè)計(jì)“四選一數(shù)據(jù)選擇器” ， 為此很感謝老 12 師以及幫助過(guò)我們的同學(xué)。 default:y=139。 2:y=clock0。 //y 置 1 else case(a) //判斷 a 的取值，并作出相應(yīng)的賦值 0:y=key1。b0) //當(dāng) en 為 0 的時(shí)候 y=139。 //輸出數(shù)據(jù) reg y。 //輸入使能端 input[1:0] a。 input key1,key2,clock0,clock1。 綜上所述，實(shí)現(xiàn)了四選一數(shù)據(jù)選擇器的功能。 圖 、硬件下載 拿出 ZBlaster 下載電纜，并將此電纜的兩端分別接到 PC 機(jī)的USB 接口和實(shí)驗(yàn)箱上的 JTAG 下載口，打開電源執(zhí)行下載命令，將程序下載到 FPGA 器件中，按下 key2 觀察 led1 的狀態(tài)，是否與設(shè)計(jì)相符。 硬件驗(yàn)證過(guò)程和分析 、引腳設(shè)置和保護(hù) 選擇目標(biāo)器件并對(duì)相應(yīng)的引腳進(jìn)行鎖定，這里選擇的器件為altera 公司 cycloneII 系列的 EP2C35F672C8 芯片，鎖定方法根據(jù)實(shí)驗(yàn)箱中的核心板選擇相應(yīng)的引腳進(jìn)行相配和對(duì)應(yīng)引腳列出表進(jìn)行設(shè)置，將未使用的引腳設(shè)置為三態(tài)輸入。 系統(tǒng)編譯及仿真過(guò)程 、工程建立 建立 Quartus II 建立工程 （ 1） 打開 Quartus II 軟件并建立工程 （ 2） 建立圖形設(shè)計(jì)文件 （ 3） 建立文本編輯文件 Quartus II 工程設(shè)計(jì) （ 1） 在 Verilong HDL 文件中編寫源程序 （ 2） 從設(shè)計(jì)文件創(chuàng)建模塊 （ 3） 添加 xy4 模塊到 Quartus II 頂層模塊 （ 4） 添加引腳和其它基本單元 （ 5） 選擇器件型號(hào) （ 6） 分配 FPGA 引 腳 （ 7） 器件和引腳的其它設(shè)置 設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng) （ 1） 設(shè)置編譯選項(xiàng) （ 2） 編譯硬件系統(tǒng) （ 3） 查看編譯報(bào)告 （ 4） 下載硬件設(shè)計(jì)到目標(biāo) FPGA 6 （ 5） 觀察實(shí)驗(yàn)現(xiàn)象 下面圖 為一個(gè)建立好的工程。 圖 邏輯原理圖 4
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