fpga現(xiàn)場可編程器的dsp設(shè)計(jì)方法(參考版)
2025-04-10 05:44本頁面
【正文】 。 為達(dá)到定時(shí)目的，一些DSP綜合解決方案在架構(gòu)層上重新分配寄存器并引入一些管道。重定時(shí)優(yōu)化技術(shù)是增強(qiáng)DSP綜合結(jié)果的另一個(gè)選項(xiàng)。測試電路已經(jīng)證明了這一點(diǎn)，即以性能的明顯下降為代價(jià)可以顯著減少消耗的資源。 我們需要考慮幾種不同的優(yōu)化情況。當(dāng)在DSP綜合期間不執(zhí)行高級優(yōu)化時(shí)，所得到的任何優(yōu)化主要?dú)w功于RTL綜合。隨著設(shè)計(jì)規(guī)模增大，僅是由于其無延時(shí)的算法及無需時(shí)間來同步多條路徑，DSP綜合流程就超過了傳統(tǒng)方法。由于設(shè)計(jì)保留了獨(dú)立于供應(yīng)商的特性，RTL綜合工具的全部能力可以被用于執(zhí)行進(jìn)一步的設(shè)計(jì)優(yōu)化。通過采用折疊、系統(tǒng)范圍重定時(shí)以及增加延時(shí)等適當(dāng)?shù)南到y(tǒng)級優(yōu)化技術(shù)，DSP綜合能滿足系統(tǒng)級性能目標(biāo)。 這種設(shè)計(jì)方法的引擎就是DSP綜合，它決定了面積、性能等系統(tǒng)級目標(biāo)。 在設(shè)計(jì)流程的后期，由于Simulink具有DSP驗(yàn)證環(huán)境特性，算法驗(yàn)證因而變得非常容易。 在設(shè)計(jì)規(guī)范時(shí)，系統(tǒng)架構(gòu)師只需在純粹的算法抽象層面上操作。諸如DSP綜合、Simulink及可移植庫等創(chuàng)新都是改進(jìn)DSP設(shè)計(jì)的關(guān)鍵元素，但將這些能力集成到一個(gè)總的方法學(xué)中也非常關(guān)鍵。 借助一個(gè)高層功能庫，甚至與DSP功能有關(guān)的延時(shí)也能被推遲到架構(gòu)優(yōu)化階段來處理。供應(yīng)商專有的IP會使算法設(shè)計(jì)陷入到不必要的實(shí)現(xiàn)細(xì)節(jié)中。此外，這還能保證設(shè)計(jì)完整性與最優(yōu)化，并提高兩個(gè)團(tuán)隊(duì)成員的工作效率。只要建模環(huán)境中的DSP驗(yàn)證工具允許無縫集成
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