【正文】 PLD 開(kāi)發(fā)軟件的基本流程 。 7． PLD開(kāi)發(fā)平臺(tái) Xilinx 曾推出過(guò) Foundation、 Alliance 等多種開(kāi)發(fā)軟件，而現(xiàn)在使用 ISE，支持所有的 CPLD和 FPGA器件 。 6． FPGA的配置器件 Xilinx 專(zhuān)用的配置 PROM有 XC17 、 XC17S 、 XC17V 、XC18V 等系列 。供電電壓依次為 、 ，最大門(mén)數(shù) 800萬(wàn)門(mén)， RAM最大容量 3M位，最高工作頻率 200MHz。 SpartanXL采用 ， SpartanⅡ 采用 。 3． Spartan系列低成本 FPGA Spartan系列為低成本 FPGA， 前后共發(fā)展了 4代： Spartan、SpartanXL、 SpartanⅡ 和 SpartanⅡE 三種 。 最大門(mén)數(shù) 6400門(mén) ， PintoPin最小延遲 4ns， 工作頻率可達(dá) 200MHz， 支持在系統(tǒng)編程和 JTAG測(cè)試功能 。 1. CPLD器件 XC9500系列 CPLD采用快閃存儲(chǔ)技術(shù) （ FastFLASH） ， 比 E2CMOS工藝的速度快 、 功耗低 。 CPLD只有 XC9500系列和低功耗的 CoolRunner系列 ， 而 FPGA卻有XC202 XC3000、 XC4000、 XC5200、 Spartan、 Virtex等多個(gè)系列 。 EPC1和 EPC2用于密度較低的 FPGA， 其它幾個(gè)系列均用于較高密度的 FPGA， EPCS為低成本系列 ， 專(zhuān)用于 Cyclone系列 FPGA的配置 。 Altera專(zhuān)用的配置 PROM有 EPC EPC EPC EPC EPC1EPCS等多個(gè)系列 ， 其存儲(chǔ)容量和面向的器件有所區(qū)別 。 5． FPGA的配置器件 FPAG采用的是 SRAM工藝 ， 每次上電時(shí)都必須進(jìn)行配置 。 系統(tǒng)級(jí) FPGA的開(kāi)發(fā)還需要用 SOPC Builder和 DSP Builder。 6． PLD開(kāi)發(fā)工具 Altera 的 開(kāi) 發(fā) 軟 件 主 要 有 MAX+plusⅡ 和 QuartusⅡ 。其中 ， Stratix GX系列所含的收發(fā)模塊的數(shù)據(jù)傳輸率可達(dá)。 4. 系統(tǒng)級(jí) FPGA Mercury、 APEX、 Stratix、 Cyclone和 Excalibur系列的FPGA是為系統(tǒng)集成而設(shè)計(jì)的 ， 屬于系統(tǒng)級(jí) FPGA。 3. ACEX和 Cyclone系列低成本 FPGA 為擴(kuò)大 FPGA的應(yīng)用市場(chǎng) ， Altera開(kāi)發(fā)了兩種低成本 FPGA：ACEX1K系列和 Cyclone系列 。其密度在 1000~12022門(mén)， MAX7000和 MAX9000支持 ISP編程方式，且支持 JTAG測(cè)試功能。其中， FLEX10KA采用 。等效門(mén)數(shù)從 2500~250000門(mén)。 此外 ， 近年來(lái) Altera還開(kāi)發(fā)了一些用于數(shù)字系統(tǒng)集成的 FPGA（ System On a Programmble Chip） ， 如 Mercury、 APEX、 Stratix、 Cyclone和Excalibur等 。 二 . Altera公司的 CPLD/FPGA及開(kāi)發(fā)工具 （ ) Altera公司的產(chǎn)品以 FPGA為主 。該系列器件最大等效門(mén)數(shù)達(dá) 125萬(wàn)門(mén)，最大內(nèi)嵌存儲(chǔ)單元 414Kb。 6． PLD開(kāi)發(fā)工具 Lattice 曾推出過(guò) Synario 和 ispEXPERT 兩種開(kāi)發(fā)軟件 ，而現(xiàn)在使用 ispLEVER， 支持所有的 CPLD和 FPGA器件 ， 但對(duì)于 FPSC和 ORCA系列的系統(tǒng)級(jí) FPGA， 還需加上 FPSC Design Kits才能開(kāi)發(fā)。 5． 系統(tǒng)級(jí) FPGA FPSC和 ORCA系列 FPGA的規(guī)模最大為 90萬(wàn)門(mén) ， 含 400K位 RAM， 擁有多種工業(yè)標(biāo)準(zhǔn) IP 核 ， 諸如 PCI、 高速線(xiàn)接口和高速收發(fā)器等 ，其高速收發(fā)通道可在高達(dá) 。 并且采用了低電壓技術(shù) ， 使功耗大大降低 。 該系列器件有 、 和 供選擇 。 這些 MFB 可以根據(jù)用戶(hù)的需要 ， 被分別配置成 SuperWIDETM 超寬 （ 136個(gè)輸入 ） 邏輯 、 單口或雙口存儲(chǔ)器 、 先入先出堆棧等 。 3． ispXPLD5000MX系列擴(kuò)展 PLD 這是一種新型的采用 ispXP技術(shù)的 CPLD器件 （ eXpanded PLD）。該系列又分成若干子系列：ispLSI1000E、 ispLSI2022E/2022VL/2022VE、 ispLSI5000V和ispLSI8000/8000V。 Lattice公司主要生產(chǎn) CPLD， 有 ispLSI、 ispMACH等系列 ， 近年來(lái)又推出了新型 CPLD——ispXPLD器件 ， 并進(jìn)入 FPGA領(lǐng)域 ， 推出了頗具特色的新型 FPGA——ispXPGA器件 ， 以及 FPSC和ORCA系列的系統(tǒng)級(jí)可編程芯片 。 國(guó)內(nèi)目前使用最多的 CPLD/FPGA產(chǎn)品出自三家公司： Lattice、Altera 和 Xilinx。 常用可編程邏輯器件及其開(kāi)發(fā)工具 CPLD和 FPGA的應(yīng)用已非常普遍 ， CPLD/FPGA自身也在不斷更新 、 發(fā)展 。 在器件上電時(shí) ， 這些信息以并行的方式被傳遞到用于控制器件工作的片內(nèi) SRAM中 ， 即在片內(nèi)自動(dòng)進(jìn)行配置 。 ispXP 器件在聯(lián)機(jī)調(diào)試時(shí) ,直接對(duì)片內(nèi) SRAM進(jìn)行配置 。 為將這兩種編程方法的優(yōu)點(diǎn)結(jié)合起來(lái) ， Lattice公司推出了擴(kuò)展的在系統(tǒng)可編程技術(shù) ispXP（ isp eXpanded Programming） 。 1 . 2 μ mP L I C E 多 晶 硅P L I C E 介 質(zhì)P L I C E 擴(kuò) 散場(chǎng) 氧 化 物四 ． 擴(kuò)展的在系統(tǒng)可編程技術(shù) E2CMOS和 SRAM的編程方式各有優(yōu)點(diǎn) 。 介質(zhì)一旦被擊穿，就無(wú)法還原，所以這是一種一次性編程方法。 常態(tài)時(shí)多晶硅與擴(kuò)散層之間呈高阻狀態(tài)（斷開(kāi)）。 在一些對(duì)可靠性要求極高的場(chǎng)合 ， 需要采用不可逆轉(zhuǎn)的一次性編程方法 。 三 ． 反熔絲編程技術(shù) 絕大多數(shù)的 HDPLD均采用上述兩種編程方式 ， 其優(yōu)點(diǎn)是可以在線(xiàn) 、 反復(fù)編程 ， 使用起來(lái)極為方便 。 n S PM S E L 1M S E L 0D A T A [ 7 . . 0 ]n C O N F I Gn S T A T U SC O N F _ D O N EA D D [ 1 7 . . 0 ]R D C L K2 5 6 K b y t e并 行 E P R O MF L E X 8 0 0 0系 統(tǒng) 復(fù) 位（ 低 有 效 ）V C C1 k ΩV C C1 k Ω“ 1 ”“ 0 ” = U P“ 1 ” = D O W N“ 0 ”1 88A D D [ 1 7 . . 0 ]n O En C ED A T A [ 7 . . 0 ]3. JTAG方式 T C KT D OT D IT M SF L E X 1 0 K1 腳編 程 插 座n C ET R S Tn S T A T U SC O N F _ D O N En C O N F I GM S E L 0M S E L 1V C C1 k ΩV C C1 k ΩV C CV C C1 k ΩV C C1 k ΩV C C 1 k Ω JTAG配置方式屬于被動(dòng)串行模式 ， 將配置口與 JTAG口合二為一 ， 既可以進(jìn)行配置又可以進(jìn)行測(cè)試 。 配置數(shù)據(jù)預(yù)先保存在片外的非易失性存儲(chǔ)器中，如 PROM、EPROM或 E2PROM。 控制器可以是微機(jī)，通過(guò)配置電纜與 FPGA相連 . 編 程 插 座1 腳n S PM S E L 1M S E L 0D C L KD A T A 0n C O N F I Gn S T A T U SC O N F _ D O N EF L E X 8 0 0 0V C C1 k ΩV C C1 k ΩV C C1 k ΩV C C1 k ΩG N DV C C“ 0 ”“ 1 ”“ 0 ”(1) 被動(dòng)串行方式 數(shù)據(jù)以位串形式寫(xiě)入 . (2) 被動(dòng)外設(shè)同步方式和異步方式 若控制器是與 FPGA處于同一電子系統(tǒng)中的單片機(jī)或 CPU，F(xiàn)PGA可以 作為它們的一個(gè)外設(shè)，以訪(fǎng)問(wèn)外設(shè)的方式將數(shù)據(jù)按字節(jié)寫(xiě)入，就是 被動(dòng)外設(shè) （同步或異步）配置方式。 類(lèi)別 配置方式 數(shù)據(jù)寫(xiě)入形式 被 動(dòng) 串行（ PS） 位串 外設(shè)同步（ PPA） 字節(jié) 外設(shè)異步（ PPS） 字節(jié) 主 動(dòng) 串行（ AS） 位串 并行向上（ APU） 字節(jié)，地址遞增 并行向下（ APD） 字節(jié)，地址遞減 FPGA有多種在電路配置方式，總的可分成兩類(lèi)： 被動(dòng)配置 和主動(dòng)配置 。 菊花鏈的連接方式是 :所有器件的 TMS和 TCK并接 ， 而 TDI與 TDO則串接成一個(gè)串行數(shù)據(jù)鏈 。 以后逐步將 ISP技術(shù)與 JTAG技術(shù)融合在一起 ， 出現(xiàn)了同一接口既能在系統(tǒng)編程又能進(jìn)行測(cè)試的 CPLD。 JTAG含有 TCK 、 TMS、 TDI、 TDO、 TRST(可選 ). 實(shí)際上 ISP技術(shù)的提出本身就受到 JTAG的啟發(fā) ， 其編程接口與JTAG的測(cè)試口非常相似 。 邊界掃描技術(shù)是為解決復(fù)雜數(shù)字系統(tǒng)的可測(cè)試問(wèn)題而提出的一種可測(cè)試設(shè)計(jì)方法 ，于 1990年被 IEEE列為標(biāo)準(zhǔn) —1990。 （ 2）增