【文章內(nèi)容簡介】 VARIABLE qq : Std_Logic_Vector(0 TO 15)。 BEGIN IF(cr=?0?) THEN qq:= X“0000”。 異步復(fù)位 ELSIF(clk?Event AND clk=?1?) THEN IF (s1=?0?AND s0=?1?) THEN qq(1 to 15):=qq(0 to 14)。 右移 qq(0):=sr。 ELSIF (s1=?1?AND s0=?0?) THEN qq(0 to 14):=qq(1 to 15)。 左移 qq(15):=sl。 ELSIF (s1=?1?AND s0=?1?) THEN qq:=d。 并行置數(shù) END IF。 END IF。 q=qq。 END PROCESS。 END func_srg。 三 . 現(xiàn)場可編程門陣列 (FPGA) 1. FPGA 的結(jié)構(gòu) Xilinx公司 XC4010 CLB 20 20, 10000門 二維排列的可配置邏輯模塊 CLB 輸入 /輸出模塊 I/O 可編程連線 PI 2 CLB組成 SRAM 其原理與PROM相同 (1) SRAM組成函數(shù)發(fā)生器 ,實現(xiàn)組合邏輯函數(shù) (2) MUX選擇組合輸出或寄存器輸出 4. 可編程互連 (PI) CLB與 CLB、 CLB與 I/OB之間的連接均通過可編程連線資源來實現(xiàn) 。 由于 FPGA內(nèi)有很多 CLB， 因此需要十分豐富的連線資源 。 FPGA內(nèi)的連線至少有三種：通用單長度線 、 通用雙長度線和專用長線 。 3. 輸入 /輸出塊 (I/OB) 與 CPLD的 I/OC類似 . (1)通用單長度線 這種連線的長度最短 ， 相當(dāng)于一個 CLB的寬度 . 它主要用來實現(xiàn)相鄰 CLB間的連接 ， 方法是在每個 CLB的四角都有連接單長度線的可編程開關(guān) 。 開 關(guān)矩 陣開 關(guān)矩 陣開 關(guān)矩 陣開 關(guān)矩 陣C L BF4C4G4Y QYG3C3F3G1C1KF1XX QF2C2G2開 關(guān) 矩 陣 水 平線 與 垂 直 線 交叉 點 的 6 只 開 關(guān)（ 2） 通用雙長度線 這種連線的長度相當(dāng)于單長度線的 2倍 . 它主要用來實現(xiàn)不相鄰 CLB間的連接 。 C L BC L BC L BC L B開 關(guān) 矩 陣（ 3） 專用長線 用于連接相距較遠(yuǎn)的 CLB和一些全局性信號，如寄存器的時鐘和控制信號等，不僅要驅(qū)動多個寄存器，而且要傳輸較長的距離。 由于 FPGA中有多種不同長度的連線資源，連接兩個不相鄰CLB的方法就不是唯一的，而不同連接方法所引入的信號延遲不同，因此腳到腳（ PintoPin）的信號延遲就不是確定的。因此 FPGA又被稱為連線統(tǒng)計型 PLD。 四 . 單元型 CPLD(連線確定的 FPGA) CPLD與 FPGA各有特點 CPLD邏輯模塊大靈活性小 ， 便于實現(xiàn)復(fù)雜的邏輯函數(shù) ， 如控制類型的電路 ， 且連線確定 ， 可預(yù)知信號延遲； FPGA邏輯模塊小但數(shù)量多 ， 使用靈活 ， 便于實現(xiàn)數(shù)據(jù)處理型電路 ， 其連線不確定 ， 難于預(yù)知信號延遲 。 為此 ， 出現(xiàn)了一些將兩者優(yōu)點結(jié)合起來的 HDPLD， 它們既不同于典型的 CPLD， 又與典型的 FPGA有所區(qū)別 。 1. Altera公司 Flex系列器件的結(jié)構(gòu) 嵌 入 式 陣 列 塊I / O 單 元列 互 連快 速 通 道行 互 連快 速 通 道邏 輯 單 元 L E局 部 互 連邏 輯 陣 列 塊 L A B邏 輯 陣 列邏 輯 陣 列嵌 入 式 陣 列EABEABI O EI O E┆I O EI O E┆I O EI O E┆I O EI O E┆二維排列的邏輯陣列塊 LAB + 嵌入式陣列塊 EAB + 輸入輸出單元 IOE + 二維快速連線通道 2. LAB的組成 行 互 連 通 道專 用 輸 入L A B局 部 連 線L A B控 制 信 號進(jìn) 位 與 級聯(lián) 輸 入進(jìn) 位 與 級聯(lián) 輸 出列 互 連通 道列 到 行連 線2 264444444448 24288L E 1L E 7L E 6L E 5L E 4L E 3L E 2L E 8M U X 1M U X 28個 LE + 進(jìn)位鏈 /級聯(lián)鏈 + 局部互連線 3. 邏輯單元 (LE) 查 找 表進(jìn)位鏈級 聯(lián) 鏈輸 出 至快 速 通 道至 局 部 互 連進(jìn) 位輸 入級 聯(lián)輸 入時 鐘選 擇復(fù) 位 / 置位 邏 輯進(jìn) 位輸 出級 聯(lián)輸 出可 編 程寄 存 器寄 存 器 旁 路L a b c t r l 3l a b c t r l 4L a b c t r l 1l a b c t r l 2C h i p W i d eR e s e td a t a 1d a t a 2d a t a 3d a t a 4 查找表由 SRAM構(gòu)成 ,實現(xiàn)組合邏輯函數(shù) 。 數(shù)據(jù)選擇器控制輸出方式 (組合型或寄存器型 ) 正常模式 實現(xiàn)一位全加 /減器 實現(xiàn)加 /減計數(shù) 在計數(shù)器基礎(chǔ)上 ,增加了同步復(fù)位端 (ICLR) EAB EAB中含有大量的 RAM。當(dāng)作為隨機(jī)訪問存儲器時，可構(gòu)成256 512 1024 2和 2048 1等多種形式。 EAB中的大容量 RAM還可用作大型的查找表（類似于 LE中的查找表），實現(xiàn)快速、復(fù)雜的邏輯函數(shù)或功能模塊。 5. 進(jìn)位鏈 為加 /減法器和計數(shù)器提高直接的進(jìn)位信號 ,以提高工作速度 . 6. 級聯(lián)鏈 實現(xiàn)多輸入 (4)邏輯函數(shù) ,且延時最小 . 7. 輸入輸出單元 (IOE) 其功能類似于 CPLD中的 I/OC。 8. 快速通道 行 互 連 通 道專 用 輸 入L A B局 部 連 線L A B控 制 信 號進(jìn) 位 與 級聯(lián) 輸 入進(jìn) 位 與 級聯(lián) 輸 出列 互 連通 道列 到 行連 線2 264444444448 24288L E 1L E 7L E 6L E 5L E 4L E 3L E 2L E 8M U X 1M U X 2 提供 LAB 與IOE以及 LAB之間的連接 。 分成行通道和列通道兩種 ，分布于 LAB周圍 。 從連線資源可以看出 ， 這種 PLD的內(nèi)部連接關(guān)系比較確定 ，腳到腳 （ PintoPin） 的信號傳輸路徑通常是： IOE→ 行 （ 列 ） 通道 → 局部連線 → LAB（ 或 EAB） → 行 （ 列 ） 通道→ IOE 所以屬于連線確定型 PLD。 從邏輯單元看 ,邏輯功能是以 SRAM方式來實現(xiàn)的 ， 與典型FPGA一樣屬于易失性可編程器件 。 HDPLD編程技術(shù) PLD有多種編程方法，最早的 SPLD采用的是熔絲開關(guān)，后又采用了紫外線可擦除 MOS工藝 . 在 HDPLD中主要有 ? 采用 E2CMOS工藝（包括 E2PROM和 Flash Memory）的在系統(tǒng)編程技術(shù)（ InSystem Programmability，簡稱 ISP） ? 采用 SRAM工藝的在電路配置技術(shù)（ InCircuit Reconfiguration，簡稱 ICR） ? 反熔絲 開關(guān)（ Antifuse）三種編程方法。 一 ． 在系統(tǒng)編程技術(shù) ISP 在系統(tǒng)可編程器件無需專用的編程器就可編程 。 因此可預(yù)先將器件安裝在電路板上 ， 預(yù)留編程口 （ 插座 ） ， 用微機(jī)通過編程電纜就可以在線對器件進(jìn)行編程 ， 使用非常方便 。 1. ISP的技術(shù)特點 ISP技術(shù)針對 CPLD, 采用的仍然是 E2CMOS工藝 ， 其編程數(shù)據(jù)存儲在 E2PROM中 ， 通過電信號進(jìn)行擦寫 。 ISP技術(shù)采取了兩項措施來實現(xiàn)在系統(tǒng)編程 。 （ 1）在信號引腳上增加三態(tài)門 , 編程時使各引腳對外呈高阻態(tài)，與外電路相隔離。 （ 2）增加編程接口與控制電路 , 編程接口僅有 4~5個信號 ( ispEN、MODE、 SDI 、 SDO 、 SCK ) 。 (3) JTAG方式 ISP技術(shù)還可與邊界掃