【正文】 6 討論： I/O編址方式的意義： I/O編址方式的選擇主要影響到指令系統(tǒng)設計時 I/O指令的安排，因此描述其特點時 一定要說明此種 I/O編址方式對應的 I/O指令設置情況 。 8X16 鍵盤矩陣 該鍵盤的原理性邏輯框圖如下： 七位 計數(shù)器 時鐘 發(fā)生器 ROM 128B CPU 列譯碼器 4:16 行 譯 碼 器 3:8 中斷 觸發(fā)器 單 穩(wěn) 延 遲 RD CS 地址譯碼輸入 1. I/O有哪些編址方式？各有何特點？ 解：常用的 I/O編址方式有兩種： I/O與內(nèi)存統(tǒng)一編址和 I/O獨立編址 ； 特點 ： I/O與內(nèi)存統(tǒng)一編址方式的 I/O地址采用 與主存單元地址完全一樣 的格式， I/O設備和主存占用 同一個 地址空間， CPU可 像訪問主存一樣 訪問 I/O設備， 不需要安排專門的 I/O指令 。 4）該鍵盤的原理性邏輯框圖見下頁，與教材圖 ，主要需標明參數(shù)。 列方程 ： （ 72+x） = 72 （ 24+y） = 24 解方程得： x = 18， y = 6，則： 字計數(shù)器模 = 72 + 18 = 90 排計數(shù)器模 = 24 + 6 = 30 6）點頻 = 50Hz 30排 14行 90字 8點 = 15 120 000Hz = 討論： VRAM、 ROM容量應以字或字節(jié)為單位； 字模點陣在 ROM中按行存放，一行占一個存儲單元； 顯存中存放的是 ASCII碼而不是像素點； 計算計數(shù)器的模及點頻時應考慮回掃時間。 5）設置 點 計數(shù)器、 字 計數(shù)器、 行 計數(shù)器、排 計數(shù)器 控制顯存訪問與屏幕掃描之間的同步。假設不考慮屏幕四邊的 失真 問題，且行回掃和幀回掃均占掃描時間的 20%，問： 1） 顯存容量 至少有多大？ 2） 字符發(fā)生器（ ROM）容量至少有多大？ 3）顯存中存放的是 那種信息 ？ 4）顯存地址與屏幕顯示 位置如何對應 ？ 5）設置 哪些計數(shù)器 以控制顯存訪問與屏幕掃描之間的同步？它們的 模 各是多少？ 6） 點時鐘頻率 為多少？ 解： 1）顯存最小容量 =72 24 8 =1728B 2） ROM最小容量 =64 8行 8列 = 512B（含字間隔 1點，或512 7位） 3）顯存中存放的是 ASCII碼 信息。x3+R(x) =1001 000+110 =1001 110 =CRC碼 由于碼制和生成多項式均與教材上的例題 ，故此（ 7， 4）碼的 出錯模式 同表 。x3 =1001 000 M(x) 42. 有一個 （ 7， 4）碼 ，生成多項式 G(x) =x3+x+1，寫出代碼 1001的循環(huán)冗余校驗碼。x4+R(x) =110 0000+1100 =110 1100 =CRC碼 （ 7， 3）碼 注：此題的 G(x)選得 不太好 ，當最高位和最低位出錯時，余數(shù)相同，均為0001。x4 =110 0000 M(x) 40. 采用 定長 數(shù)據(jù)塊記錄格式的磁盤存儲器， 直接尋址 的 最小單位 是什么？ 尋址命令 中如何表示磁盤地址？ 答：采用定長數(shù)據(jù)塊記錄格式，直接尋址的 最小單位 是一個 記錄塊 （數(shù)據(jù)塊），尋址命令中可用如下格式表示 磁盤地址 ： 臺號 柱面 (磁道 )號 盤面 (磁頭 )號 扇區(qū)號 41. 設有效信息為 110，試用生成多項式 G(x) =11011將其編成 循環(huán)冗余校驗碼。 39. 某磁盤存儲器 轉(zhuǎn)速 為 3000轉(zhuǎn) /分 ，共有 4個記錄盤面 ， 每毫米 5道 ，每道記錄信息 12 288字節(jié) ，最小磁道直徑為 230mm，共有 275道 ，求： （ 1）磁盤存儲器的 存儲容量 ； （ 2） 最高位密度 （最小磁道的位密度）和 最低位密度 ； （ 3）磁盤 數(shù)據(jù)傳輸率 ； （ 4） 平均等待時間 。 38. 磁盤組有 6片 磁盤，最外兩側(cè)盤面可以記錄，存儲區(qū)域 內(nèi)徑 22cm， 外徑33cm， 道密度 為 40道 /cm， 內(nèi)層密度 為400位 /cm， 轉(zhuǎn)速 3600轉(zhuǎn) /分。 PE記錄方式的同步脈沖應安排對準代碼周期的 中間 。 解： I： ?： e： T： D： 0 1 1 0 0 0 1 0 t t t t t 寫入 讀出 注意： 1） 畫波形圖時應嚴格 對準 各種信號的時間關系。由圖可知，當 MFM制記錄密度提高一倍 時，其寫電流頻率與 FM制的寫電流頻率 相當 ； 4）由于 MFM制并不是每個位周期都有電流變化，故自同步脈沖的分離需依據(jù) 相鄰兩個位周期的讀出信息 產(chǎn)生，自同步技術比 FM制 復雜 得多。 t 比較： 1） FM和 MFM寫電流在 位周期中心處 的變化規(guī)則 相同 ； 2） MFM制除連續(xù)一串 “0”時 兩個0周期交界處 電流 仍變化 外， 基本取消了位周期起始處的電流變化； 3） FM制記錄一位二進制代碼 最多兩次 磁翻轉(zhuǎn)， MFM制記錄一位二進制代碼 最多一次 磁翻轉(zhuǎn)，因此 MFM制的記錄密度可 提高一倍 。 解： RZ： NRZ： NRZ1： PE： FM： 1 0 1 1 0 0 1 t t t t t 注意 36. 以寫入 1001 0110為例，比較調(diào)頻制和改進調(diào)頻制的寫電流波形圖。則在 90 8 =720個 讀操作中： 訪 Cache次數(shù) =（ 9012） +630 =708次 Cache命中率 =708/720 ? ?98% （ 3）設無 Cache時訪主存需時 720T（ T為主存周期），加入 Cache后需時： 708?T/6+12T =（ 118+12） T =130T 則： 720T/130T ? 有 Cache和無 Cache相比，速度 提高 了 左右。 塊內(nèi)字地址 組內(nèi)塊號 Cache組號 主存字塊標記 字節(jié)地址 共需調(diào) 90/8 ?12次 ，就把主存中的90個字調(diào)入 Cache。 （ 1）畫出主存地址字段中 各段的位數(shù)； （ 2）設 Cache的初態(tài)為空， CPU依次從主存第 0、 2……89 號 單元讀出 90個字 （主存一次讀出一個字），并重復按此次序讀 8次 ，問 命中率 是多少？ （ 3）若 Cache的速度是主存的 6倍 ，試問有 Cache和無 Cache相比，速度約 提高 多少倍？ 答： （ 1）由于容量是按字節(jié)表示的，則 主存地址字段格式 劃分如下： 8 7 2 3 2 （ 2）由于題意中給出的字地址是連續(xù)的，故（ 1）中地址格式的 最低 2位 不參加字的讀出操作。 31. 設主存容量為 1MB，采用直接映射方式的 Cache容量為 16KB，塊長為 4，每字 32位。主存包含 4096塊，每塊由 128字組成，訪存地址為字地址。 （ 5）若存儲字長為 32位，存儲器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式。 （ 3）在四路組相聯(lián)映射方式下，設計主存地址格式。 28. 設主存容量為 256K字，Cache容量為 2K字，塊長為 4。 因為 Cache與CPU之間的數(shù)據(jù)通路大大縮短 ,故存取速度得以提高； 將指令 Cache和數(shù)據(jù) Cache分開有如下 好處 ： 1）可支持超前控制和流水線控制，有利于這類控制方式下指令預取操作的完成； 2）指令 Cache可用 ROM實現(xiàn)，以提高指令存取的可靠性； 3）數(shù)據(jù) Cache對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例 32位），也可支持浮點數(shù)據(jù)（如 64位）。 27. Cache制作在 CPU芯片內(nèi)有什么好處？將指令 Cache和數(shù)據(jù) Cache分開又有什么好處？ 答： Cache做在 CPU芯片內(nèi)主要有下面幾個好處： 1） 可提高外部總線的利用率。存儲系統(tǒng)中 Cache—主存 層次采用了程序訪問的局部性原理。 CPU 8KB 0體 74138（ 3： 8） WR RD D7~0 A15~3 8KB 1體 8KB 2體 8KB 7體 … G2A G2B A B C M/IO A0 A1 A2 Y0 Y1 Y2 …… Y7 G1 WE WE WE WE OE OE OE OE Y0 Y1 Y2 Y7 存 儲 管 理 A12~0 A12~0 A12~0 A12~0 24. 一個 4體 低位 交叉 的存儲器，假設存取周期為 T， CPU每隔 1/4存取周期 啟動 一個存儲體，試問依次訪問 64個字需多少個 存取周期 ？ 解：本題中，只有訪問 第一個字 需 一個存取周期，從第二個字開始，每隔 1/4存取周期即可訪問一個字，因此，依次訪問 64個字需： 存取周期個數(shù) =(641) (1/4)T+T =（ 63/4+1） T =+1 = 與常規(guī)存儲器的速度相比，加快了：（） T = 注： 4體交叉存取 雖然從 理論上 講可將存取速度提高到 4倍，但實現(xiàn)時由于并行存取的分時啟動 需要一定的時間，故 實際上 只能提高到 接近 4倍。因此在SRAM芯片的外圍加了地址、數(shù)據(jù)的輸入 /輸出 緩沖 裝置，以及控制信號的擴展 裝置。 RAM ………… Ai A0 OE Dn D0 WE CE ………… OE 允許讀 WE 允許寫 CE 片選 解：芯片容量 =64KB/8=8KB 每個芯片（體）的地址范圍 以 8為模 低位交叉分布如下： 8K 8 RAM 8K 8 RAM 8K 8 RAM 8K 8 RAM 8K 8 RAM 8K 8 RAM 8K 8 RAM 8K 8 RAM Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0000H， 0008H， …… ， FFF8H 0001H， 0009H， …… ， FFF9H 0002H， 000AH， …… ， FFFAH 0003H， 000BH， …… ， FFFBH 0004H， 000CH， …… ， FFFCH 0005H， 000DH， …… ， FFFDH 0006H， 000EH， …… ， FFFEH 0007H， 000FH， …… ， FFFFH 地址空間分配圖： 地址范圍： 方案 1： 8體 交叉編址 的 CPU和存儲芯片的連接圖： CPU 8KB SRAM 0體 74138（ 3： 8） WR RD