【正文】 附 錄 置數(shù)模塊 顯示模塊 頂層模塊參考文獻(xiàn)1. 王金明編 《數(shù)字系統(tǒng)設(shè)計與Verilog HDL》 第二版 電子工業(yè)出版社 2005年9月出版2. 顧斌 趙明忠 姜志鵬 馬才根編 《數(shù)字電路EDA設(shè)計》 西安電子科技大學(xué)出版社 2004年2月出版3. 王偉編 《Verilog HDL程序設(shè)計與運(yùn)用》 人民郵電出版社 2005年3月出版4 .卓興旺編《基于Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計》 國防工業(yè)出版社 2006年1月出版5. 朱如琪 羅杰 王建明 魯放編 《CPLD/FPGA與ASIC設(shè)計實(shí)踐教程》科學(xué)出版社 2005年8月出版6. 姜雪松 張海風(fēng)編 《可編程邏輯器件和EDA設(shè)計技術(shù)》 機(jī)械工業(yè)出版社 2006年1月出版7. 劉秋云 王佳編 《Verilog HDL設(shè)計實(shí)踐和指導(dǎo)》 機(jī)械工業(yè)出版社 2005年1月8. 王金明編 《Verilog HDL程序設(shè)計教程》 人民郵電出版社 2004年1月9. 朱正偉編 《EDA技術(shù)及運(yùn)用》 清華大學(xué)出版社 2005年10月10. 王志鵬編《可編程邏輯器件開發(fā)技術(shù)MAX+PLUS2》 國防工業(yè)出版社 2005年3月11. 張亮編 《數(shù)字電路設(shè)計與Verilog HDL》人民郵電出版社 2000年12. 張明編 《Verilog HDL實(shí)用教程》電子科技大學(xué)出版社 1999年 《可編程邏輯器件與EDA技術(shù)》東北大學(xué)出版社 2000年 《FPGA原理及運(yùn)用技術(shù)》 電子工業(yè)出版社 1994年5月15. Donald Thomss,Philip 《硬件描述語言Verilog》（第四版）清華大學(xué)出版社 2001年16. （美）貝斯克（.）編《Verilog HDL硬件描述語言》 機(jī)械工業(yè)出版社 2001年 17. Butsky Logic Delivers TOP Speed Electronic Design (15).18. 楊之廉編 《超大規(guī)模集成電路設(shè)計方法導(dǎo)論》 清華大學(xué)出版社 1990年12月19. 趙雅興編《FPGA原理及運(yùn)用》天津大學(xué)出版社 1999年 Skahill 《可編程邏輯系統(tǒng)的VHDL設(shè)計技術(shù)》[M] 東南大學(xué)出版社 1998年9月29。 致 謝在做此設(shè)計之前對Verilog HDL 語言和MAX+PLUS2工具的使用一無所知,閱了很多資料,但是還是有很多操作與實(shí)踐性問題無法解決.最終還是在老師幫助下,還有組里的各位同學(xué)!同時，在與吳老師多次接觸中感覺到吳老師待人非常親切，對待我們的問題無論是容易還是復(fù)雜都非常耐心的解答。并且本設(shè)計還可以補(bǔ)充許多功能，如加上黃燈，左轉(zhuǎn)燈等但由于時間關(guān)系，沒有將其實(shí)現(xiàn)。應(yīng)該提高此語言代碼的效率以獲得最優(yōu)化硬件結(jié)構(gòu)。盡管如此，整個設(shè)計還存在著許多不足和需要改進(jìn)的地方。每個模塊都通過了仿真，生成了所需模塊。這樣才便于一個設(shè)計的完整實(shí)現(xiàn)。然后再按照步驟一步步完成。經(jīng)過修改后仿真一次成功。因?yàn)橛凶鬟^類似軟件的經(jīng)驗(yàn)，所以仿真時較為順利。如信號輸入端和輸出端的連接上，要將鼠標(biāo)光標(biāo)停留在路基函數(shù)腳位尾端，鼠標(biāo)變成“+”的形狀，在此處才可按住鼠標(biāo)拖拽，可進(jìn)行連接，其他一些過程在設(shè)計過程中提到此處就不累贅。，這就存在各個模塊的連接問題。，這樣很容易混淆并且為調(diào)用模塊帶來了很多麻煩，所以在編譯程序時就要建好文件夾將文件有條理的存放在該文件夾中，如我在設(shè)計中計時程序就放在取名為計時的文件夾中，相應(yīng)的顯示，置數(shù)都放在各自文件夾中。應(yīng)該在你保存文件時候就使指定的項(xiàng)目名稱和文件名相同。在設(shè)計中我們心中應(yīng)該先有了電路，然后再用一種計算機(jī)能夠識別的方式進(jìn)行描述。其實(shí)完成這個設(shè)計最基本的思想就是“硬件意識”。check,即可針對電路設(shè)計文件進(jìn)行檢查，檢查完成后會出現(xiàn)錯誤數(shù)目信息對話框，常見的錯誤方式有：少分號或括號，擴(kuò)展名格式部隊(duì)，“IF”結(jié)構(gòu)少了“END IF”，使用腳位沒有聲明，引用函數(shù)腳位名稱錯誤，沒有聲明函數(shù)形式而直接使用。4．分號用語表明一條語句的結(jié)束。2．所有關(guān)鍵字小寫。（1） 編譯錯誤：在編譯過程中容易最基本的就是打印錯誤，1和小寫的L就經(jīng)?；煜?。在運(yùn)用中遇到的問題是仿真時不知道如何調(diào)整輸入口的初始值，后來摸索很久后才將各種工具運(yùn)用自如。我采用的是先用編程，再建立模塊從而仿真的過程。都可以分為“原理圖編譯”——先畫出模塊圖從而生成程序。+PLUS2，此軟件是個全英文軟件屬于ATLERA公司，曾經(jīng)也運(yùn)用過類似的軟件QUARTUS 2。在編程中要注意大小寫和各種符合，我在編譯的過程中就遇到的多次錯誤都是因?yàn)榉柕氖韬鰧?dǎo)致的。在編程中首先要對定義一些引腳或者變量，然后定義輸入，輸出口。它從C語言中繼承了多種操作符和結(jié)構(gòu)，所以Verlilog HDL和C語言很相似。Verlilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬，仿真語義。2. 此次設(shè)計中我們所使用的語言是Verilog HDL語言，起初對其一無所知，后來在翻閱大量資料學(xué)習(xí)并運(yùn)用后，對其有了一定了解。最后將所有模塊整合，從而實(shí)現(xiàn)整個系統(tǒng)的設(shè)計。首先明確了系統(tǒng)的邏輯功能。[2]現(xiàn)代EDA技術(shù)的基本特征是采用高級語言描述，具有系統(tǒng)級防真和綜合能力。它的運(yùn)用范疇包括電子工程師進(jìn)行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計算機(jī)提供的各種輔助工作。整個過程變順利完成　　　　　　　 圖44頂層模塊仿真第五章．總 結(jié)完成了本次實(shí)驗(yàn)，我對EDA設(shè)計，Verilog HDL語言，MAX+PLUS2有了深刻的認(rèn)識。至99S時主干道亮紅燈之干道換成綠燈并且同樣到25S時支干道綠燈閃爍直至30S。以下是按照設(shè)計要求對主干道設(shè)置99S，支干道設(shè)置30S實(shí)現(xiàn)的仿真結(jié)果。（2）支干道結(jié)束，主干道開始，循環(huán)： 圖42看到counter_play循環(huán)計時，主干道與支干道紅綠燈交替發(fā)發(fā)光，其分析方法同上一樣，根據(jù)幾個輸出端口的電平變化來判斷。支干道sub_green跳為高電平，開始亮綠燈sub_red為0。 程序編譯成功后，輸出口再按照設(shè)計要求在輸入口輸入初試值。因此在仿真中最能看出設(shè)計的效果。（頂層模塊圖如圖11）　　　　　　　　圖39頂層模塊　　　　　　　 第四章．結(jié)果分析仿真中要學(xué)會如何去分析模塊是否滿足設(shè)計要求，詳細(xì)的仿真解釋在結(jié)果分析中詳細(xì)做了敘述，根據(jù)輸入不同的初試值可以得到不同的答案。同時注意線的粗細(xì)，若要更改連接線的類型，可在窗口菜單中選擇Options Line Style,選擇接線類型。（2）建立頂層模塊將同組人員的設(shè)置模塊，顯示模塊和本人的計時控制模塊進(jìn)行連接校對整合，從