【正文】 后出現(xiàn)圖點(diǎn)擊右鍵選擇你要觀察的引腳，將輸入INPUT鍵入初始值。然后點(diǎn)MAX+PLUS2中的piler進(jìn)行程序驗(yàn)證，如有錯(cuò)誤便可按照提示查出錯(cuò)誤進(jìn)行改正，直到正確無誤為止。然后點(diǎn)FILE中的NEW出現(xiàn)如下圖，選擇TEXT EDITOR變會(huì)出現(xiàn)輸入文本的空白界面，便可以輸入你編的程序，完成編譯后進(jìn)行保存。另外還可以輸出可編程文件，包括用于E2PROM類器件編程的目標(biāo)文件(.pof)、用于配置SRAM類器件的目標(biāo)文件(.sof)和JEDEC文件(.jed)。如前所述，它能接受的設(shè)計(jì)文件包括：MAX+plus II 自己的圖形文件(.gdf)、AHDL文件(.tdf)、VHDL文件(.vhd)和Verilog HDL文件(.v)；包括第三方EDA工具書輸入文件，如EDIF文件(.edf)、庫映射文件(.lmf)、OrCAD文件(.sch)及Xilinx文件(.xnf)； 它還能接受賦值和配置文件(.acf)。 采用Verilog HDL進(jìn)行文本設(shè)計(jì)的步驟如下： 1指定項(xiàng)目并建立新文件； 2輸入文本設(shè)計(jì)文件； 3文件命名、保存； 4編譯文件并檢查、修改句法錯(cuò)誤； 5若需要，可生成默認(rèn)邏輯符號(hào)。使用MAX+plus II 軟件進(jìn)行開發(fā)的流程如圖3所示，主要包括以下步驟： 圖31 而MAX+PLUS2可以采用兩種方法來完成：。 hi enable 表31Verilog HDL行為描述方法：過程塊的組成： 過程語句(事件控制敏感表） begin (：塊名) 塊內(nèi)局部變量說明 一條或多條過程賦值或高級(jí)程序語句 end在always下面使用的高級(jí)程序語句：（1）ifelse 條件語句 if (條件表達(dá)式） 塊語句1 else if (條件表達(dá)式2） 塊語句2 …….. else if （條件表達(dá)式n) 塊語句n else 塊語句n+1（2）case 語句case (敏感表達(dá)式） 值1：塊語句1 值2：塊語句2 …… 值n: 塊語句n default:塊語句n+1endcase （3）for循環(huán)語句 for (表達(dá)式1；表達(dá)式2；表達(dá)式3）塊語句 MAX+PLUS2的介紹： 本設(shè)計(jì)很關(guān)鍵的一步就是對(duì)MAX+PLUS2的學(xué)習(xí)，因?yàn)楹竺嫠婕暗降奈谋揪幾g，建立模塊，仿真都需要對(duì)此軟件的熟練掌握才能很好的達(dá)到最終目的，因此我粗略的把使用MAX+PLUS2的基本流程描述一下。 hi enable notif0 tristate inverter。Verilog HDL語言中,一個(gè)assign賦值語句,一個(gè)實(shí)例元件的調(diào)用都可以看做是一個(gè)進(jìn)程. 在VerilogHDL語言中已預(yù)定義了門級(jí)原型： and ninput AND gate nand ninput NAND gate or ninput OR gate nor ninput NOR gate xor ninput exclusive OR gate xnor ninput exclusive NOR gate buf noutput buffer not noutput inverter bufif0 tristate buffer。4. 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)模可以是任意的，語言對(duì)此沒有任何限制。RTL級(jí)和行為級(jí)的支持，一個(gè)設(shè)計(jì)可以先用行為級(jí)語法描述它的算法，仿真通過后，再用RTL級(jí)描述，得到可綜合的代碼。2. 同一個(gè)設(shè)計(jì)中，Verilog語言允許設(shè)計(jì)者在不同層次上進(jìn)行抽象?；赩erilog HDL的優(yōu)勢(shì)，IEEE于1995年制定了Verilog HDL的IEEE標(biāo)準(zhǔn)。 隨著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展，1989年，CADENCE公司收購GDA公司，Verilog HDL成為CADENCE公司的私有財(cái)產(chǎn)。最后再詳細(xì)介紹本設(shè)計(jì)的全部?jī)?nèi)容。/flash 圖21交通燈狀態(tài)圖第三章．設(shè)計(jì)論述： 本設(shè)計(jì)的完成是運(yùn)用Verilog HDL語言進(jìn)行編譯，用MAX+PLUS2軟件來實(shí)現(xiàn)的。/flashSelect。(5)采用自上而下的設(shè)計(jì)方法,將其分為各個(gè)小模塊,： S0主干道綠燈亮，支干道紅燈亮S1主干道綠燈閃（5S），支干道紅燈亮/select。(4)為便于顯示燈亮的時(shí)間，計(jì)數(shù)器的輸出可采用BCD碼，顯示由四個(gè)數(shù)碼管來完成，A方向和B方向各用兩個(gè)數(shù)碼管。(2)在置數(shù)模塊中，設(shè)四個(gè)并行的ALWAYS同時(shí)對(duì)四個(gè)置數(shù)鍵鍵控。A方向和B方向的紅，黃，綠分別用R1，Y1，G1和R2，Y2，G2來表示。并且任一條干道的綠燈在運(yùn)行時(shí)間只剩5秒的時(shí)候開始閃爍，而另一條干道的紅燈繼續(xù)亮，反之亦然。對(duì)器件進(jìn)行在系統(tǒng)編程和實(shí)驗(yàn)驗(yàn)證。同理，當(dāng)車道由Y轉(zhuǎn)換為X時(shí)，Y綠燈閃爍顯示5秒鐘，X仍為紅燈。每次變換運(yùn)行車道前綠燈閃爍，持續(xù)時(shí)間為5秒。 綠燈亮?xí)r，為該車道允許通行信號(hào)，紅燈亮?xí)r，為該車道禁止通行信號(hào)。而本人所要設(shè)計(jì)的交通燈控制器僅僅需要紅綠兩種顏色,控制兩個(gè)干道的車輛, HDL語言編譯程序,最終通過MAX+PLUS2這個(gè)全英文工具加以實(shí)現(xiàn). 　　　　　 設(shè)計(jì)要求設(shè)計(jì)一個(gè)十字路口交通信號(hào)燈的控制電路。 本系統(tǒng)的控制原理框圖可由圖1表示，它主要由傳感器、模糊控制器（包括計(jì)算控制變量、模糊量處理、模糊控制規(guī)則、模糊推理和清晰化處理五個(gè)模塊，如圖中虛線內(nèi)所示）、執(zhí)行機(jī)構(gòu)、被控對(duì)象以及數(shù)模和模數(shù)轉(zhuǎn)換器組成。同樣也可以運(yùn)用Verilog語言進(jìn)行編譯完成此設(shè)計(jì)。EDA技術(shù)的出現(xiàn)改變了這種傳統(tǒng)思路，使人們可以立足于PLD芯片來實(shí)現(xiàn)各種不同的功能，新的設(shè)計(jì)方法能夠由設(shè)計(jì)者自己定義器件的內(nèi)部邏輯和管腳，將原來由電路版設(shè)計(jì)完成的工作大部分放在芯片的設(shè)計(jì)中進(jìn)行。在今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的普遍工具，無論設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，沒有EDA工具的支持，都是難以完成的。 華中科技大學(xué)文華學(xué)院畢業(yè)設(shè)計(jì)（論文） EDA設(shè)計(jì)的發(fā)展?fàn)顩r：本設(shè)計(jì)是建立在EDA基礎(chǔ)上完成的項(xiàng)目。EDA技術(shù)經(jīng)歷了CAD階段，CAE階段，EDA階段三個(gè)發(fā)展階段。如今的EDA區(qū)別于曾經(jīng)的：構(gòu)成系統(tǒng)的“積木塊”是各種標(biāo)準(zhǔn)芯片。 國內(nèi)外交通燈的發(fā)展?fàn)顩r：本人所設(shè)計(jì)的交通燈設(shè)計(jì)早已經(jīng)不僅僅禁錮于當(dāng)初的紅黃綠