eda技術(shù)課程設(shè)計(jì)-鬧鐘系統(tǒng)設(shè)計(jì)(參考版)
2025-01-19 04:43本頁面
【正文】 54答辯能正確回答指導(dǎo)教師所提出的問題。202課程設(shè)計(jì)質(zhì)量課程設(shè)計(jì)選題合理，計(jì)算過程簡練準(zhǔn)確，分析問題思路清晰，結(jié)構(gòu)嚴(yán)謹(jǐn)，文理通順，撰寫規(guī)范，圖表完備正確。最后，我們衷心的感謝課設(shè)期間一直指導(dǎo)和陪伴著我們的老師。發(fā)現(xiàn)、提出、分析、解決問題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中。在設(shè)計(jì)程序時(shí)，不能妄想一次就將整個(gè)程序設(shè)計(jì)好，反復(fù)修改、不斷改進(jìn)是程序設(shè)計(jì)的必經(jīng)之路；要養(yǎng)成注釋程序的好習(xí)慣，一個(gè)程序的完美與否不僅僅是實(shí)現(xiàn)功能，而應(yīng)該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設(shè)計(jì)課程過程中遇到問題是很正常的，但應(yīng)該將每次遇到的問題記錄下來，并分析清楚，以免下次再碰到同樣的問題。最終可以看到時(shí)、分、秒正常顯示。實(shí)驗(yàn)調(diào)試結(jié)果 為驗(yàn)證所設(shè)計(jì)程序是否正確，將程序下載進(jìn)行硬件測(cè)試。仿真波形：仿真圖4而當(dāng)A=1，B=0,C=0或者A=1，B=1,C=0是正常的計(jì)時(shí)時(shí)間，秒從零開始計(jì)時(shí)，每秒加一，當(dāng)?shù)竭_(dá)五十九在來一個(gè)脈沖后，秒十位和秒個(gè)位清零，從零開始直到六十一直循環(huán)，并且向分個(gè)位清零；分位的原理同秒的一樣；而時(shí)與秒，分的不同之處是，當(dāng)時(shí)計(jì)數(shù)到二十三時(shí)清零并且不向任何位進(jìn)位。仿真波形：仿真圖2當(dāng)A=0，B=1,C=1時(shí)是對(duì)鬧鐘進(jìn)行校分，鬧鐘時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。仿真及仿真結(jié)果分析本實(shí)驗(yàn)是以KEYKEY1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將KEY2[1],KEY2[0],KEY1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來控制整個(gè)校時(shí)，校分，校鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫A,B,C鍵，則當(dāng)A=0，B=1,C=0時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。 END COMPONENT。 address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_type : STRING)。 init_file : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 numwords_a : NATURAL。 width_a : NATURAL。ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。ENTITY music IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。LIBRARY altera_mf。LIBRARY ieee。 END PROCESS。 END CASE。 WHEN 1111 = Tone=11011000000 。 WHEN 1100 = Tone=11001010110 。 WHEN 1001 = Tone=10111001000 。 WHEN 0111 = Tone=10101011100 。 WHEN 0101 = Tone=10010101101 。 WHEN 0010 = Tone=01110010000 。使能信號(hào) ELSE CASE Index IS 譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù) WHEN 0000 = Tone=11111111111 。039。END。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。USE 。 END。 END PROCESS。) THEN Counter = Counter+1。EVENT AND clk = 39。BEGIN CNT8 : PROCESS(clk,Counter) BEGIN IF Counter=138 THEN Counter = 00000000。END COMPONENT。 inclock : IN STD_LOGIC 。END。ENTITY NoteTabs IS PORT (clk : IN STD_LOGIC。USE 。END。 END IF。039。139。139。 THEN Count2 := NOT Count2。EVENT AND FullSpkS = 39。 DelaySpkS : PROCESS(FullSpkS)將輸出再2分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 END IF。039。 ELSE Count11 := Count11 + 1。 FullSpkS = 39。139。BEGIN IF PreCLK39。 END PROCESS。 THEN Count4 := Count4 + 1。EVENT AND clk = 39。 Count4 := 0000。 將CLK進(jìn)行16分頻，PreCLK為CLK的16分頻 IF Count411 THEN PreCLK = 39。 BEGIN PreCLK = 39。ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 SpkS : OUT STD_LOGIC )。ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。USE 。end one。end if。s1=1111。
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