eda技術(shù)課程設(shè)計(jì)-四人搶答器設(shè)計(jì)(參考版)
2024-10-31 01:31本頁(yè)面
【正文】 end bhv。 u2:js port map(clk,rst,en,stop,alarm,ta,tb)。 signal t:std_logic_vector(3 downto 0)。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 ponent jf is port(clk,rst,en,add:in std_logic。 ta,tb:buffer std_logic_vector(3 downto 0))。 ponent js is port(clk,rst,en,stop:in std_logic。 states:out std_logic_vector(3 downto 0))。 a,b,c,d:in std_logic。 end qiangda。 states:buffer std_logic_vector(3 downto 0)。 ring,alarm:out std_logic。 use 。 library ieee。 end process p2。 end if。d_out=d_out。b_out=b_out。 end if。 else d_out=d_out1。039。 end if。 then if d_out=1111 then d_out=0000。 when 0100= if add=39。 end if。 then if c_out=0000 then c_out=0000。 elsif add=39。 else c_out=c_out+1。139。 end if。 else b_out=b_out1。039。 end if。 then if b_out=1111 then b_out=0000。 when 0010= if add=39。 end if。 then if a_out=0000 then a_out=0000。 elsif add=39。 else a_out=a_out+1。139。139。then if clk39。 elsif en=39。c_out=0101。) then a_out=0101。 architecture one of jf is begin p2:process(clk,rst,add,states,a_out,b_out,c_out,d_out) begin if (rst=39。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 entity jf is port(clk,rst,en,add:in std_logic。 use 。 end one。 end if。 else warn=39。 elsif ta=0000 and tb=0000 then warn=39。 then warn=39。 p3:process(rst,ta,tb) begin if rst=
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