內(nèi)存設(shè)計(jì)流程簡介ppt課件(參考版)
2025-01-17 09:29本頁面
【正文】 謝謝！ 。 ? 根據(jù)結(jié)果，調(diào)整走線方式，優(yōu)化設(shè)計(jì)。 ? 可以仿真不同阻容器件對(duì)信號(hào)的影響。 通過 X可以仿真一段連接驅(qū)動(dòng)源和接收端的信號(hào)波形，以判別信號(hào)在傳輸過程種是否產(chǎn)生失真。當(dāng)傳輸線特征阻抗與負(fù)載阻抗匹配時(shí) , 電流在終端可被全部吸收而沒有無反射信號(hào)的產(chǎn)生 。 在 PCB上均勻分布旁路電容和去耦電容。 時(shí)鐘線的布線 數(shù)據(jù)線的布線 ?減少彎曲，消除阻抗不連續(xù)點(diǎn) ?減少過孔的使用 ?保持差分線的平行及等距 布線技巧： 設(shè)定線長規(guī)則 及時(shí)發(fā)現(xiàn)線長錯(cuò)誤 及時(shí)發(fā)現(xiàn)線長不滿足規(guī)則的情況， 防止因設(shè)計(jì)失誤產(chǎn)生的信號(hào)的時(shí)序錯(cuò)誤 Allegro Constraint Manager 走內(nèi)層 —— 降低電磁干擾 在保證阻抗情況下以最小間距并行 —— 減小共模干擾 調(diào)整走線長度 —— 滿足時(shí)序 電容： －為參考不同電源層的信號(hào)提供完整的回流路徑。 S S H W W W FR4 Ground Plane 布線阻抗要求： JEDEC對(duì)信號(hào)線阻抗有明確的要求 (DDRII 為例）： 特征阻抗 : 60 Ohm ＋ /－ 10% 信號(hào)線最小間距 : 4mil 差分線間距： 4mil 影響 PCB特征阻抗的幾個(gè)重要參數(shù)為 : 線寬 ,介質(zhì)厚度 ,介電常數(shù) ,銅厚等 對(duì)于已給定的 FR4PCB介質(zhì) ,我們主要關(guān)注的的是如何調(diào)整參考平面的疊層及電源 /地平面的分布來保證布線阻抗的連續(xù) . Cadence中對(duì)疊層阻抗控制的設(shè)計(jì)工具： 內(nèi)存 PCB的阻抗控制： 60歐 +/ 10％ 雖然內(nèi)存設(shè)計(jì)中對(duì)于 PCB疊層阻抗控制通常交由 PCB廠商解決，對(duì)于設(shè)計(jì)人員合理安排疊層，同樣需要控制布線阻抗
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