【正文】 1. 計算門鈴鳴響頻率； 2. 在電源電壓 VCC 不變的條件下，要使門鈴的鳴響時間延長，可改變電路中哪個元件的參數(shù)？ 3. 電路中電容 C2 和 C3 具有什么作用？ C123456785 5 54 . 7 k4 . 7 k0 . 1μF0 . 0 1 μF2C 1R2R1VC CR3C4C3100 μFYS 圖 解 ： 1. 已知 555 定時器構(gòu)成多諧振蕩器，門鈴振蕩頻率為 1 2 。 4. 7 腳，在 7 腳與電源間接上拉電阻。 2. 見 圖 (c)所示。 ………… ......…( 3 分 ) ttOO54321ui / Vuo / V5 V 圖 (b) 【 105】 由 555 定時器構(gòu)成的施密特觸發(fā)器如圖 （ a）所示。 VC Cuo123456785 5 5ui??US ttOO53i// (a) (b) 圖 解： 1. 該電路為 555 定時器構(gòu)成的施密特觸發(fā)器?；卮鹣铝袉栴}： 1. 說明由 555 定時器構(gòu)成的電路名稱。 180。 ui 的低電平維持時間為 15ms，要求暫穩(wěn)態(tài)維持時間 tw 不變，應(yīng)采取什么措施？ +5VR12345678555iu0 .0 1 F?1F?u c u o (a) （ b） 圖 解 ： 工作原理（略）； 暫穩(wěn)態(tài)維持時間 tw==10ms； uc 和 uo 的波形如下圖： u ou ctttu i(m s )(m s )(m s )5 1 0 2 5 3 0 4 5 5 03 . 3 3 V 4 若 ui 的低電平維持時間為 15ms，要求暫穩(wěn)態(tài)維持時間 tw不變，可加入微分電路 【 103】 圖 （ a）為由 555 定時器和 D 觸發(fā)器構(gòu)成的電路，請問： 1． 555 定時器構(gòu)成的是那種脈沖電路？ 2．在圖 （ b）中畫出 uc、 u0 u02 的波形； 3．計算 u01 和 u02 的頻率。109= 【 102】 圖 （ a）是由 555 定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路。103180。 R12345Q8697inex/AB143VGNDCextCR 圖 解 ： 根據(jù)圖中所給參數(shù)， 暫穩(wěn)態(tài)時間 tw tw==180。仿真波形圖見 (a)，仿真電路圖見 (b)。b000。b111。 839。b01000000: A=339。b101。 839。b00010000: A=339。b110。 839。b00000100: A=339。b100。 839。b00000001: A=339。 wire [7:0] temp=Y。 input [7:0] Y。 module bianma(Y,A)。仿真波形圖見 (a)，仿真電路圖見 (b)。b11111111。b10000000。 439。b0111 : Y=839。b00100000。 439。b0011 : Y=839。b00001000。 439。b0101 : Y=839。b00000010。 439。b0001 : Y=839。 wire [3:0] temp={A,EN}。 input EN。 output [7:0] Y。 end endmodule 【 95】 Verilog 語言程序清單如 下， 寫 出電路的邏輯功能表 ，并通過 QuartusII 進(jìn)行仿真 。 else if (load) out = data。 always (posedge clk) begin if (!reset) out = 839。 input load,clk,reset。 output[7:0] out。 end endmodule 解： Verilog 語言程序清單如下， 寫 出電路的邏輯功能 ，并通過 QuartusII 進(jìn)行仿真 。 else if (load) out = data。 always (posedge clk) begin if (!reset) out = 839。 input load,clk,reset。 output[7:0] out。 【 94】 Verilog 語言程序清單如下， 寫 出電路的邏輯功能 ，并通過 QuartusII 進(jìn)行仿真 。 【 93】 用 PLD 器件實現(xiàn)的電路仿真結(jié)果如圖 所示，請指出電路的功能。第三步，進(jìn)行正確的連線。 CPLD 是基于乘積項的可編 程結(jié)構(gòu)，而在 FPGA中，其基本邏輯單元 LE 是由可編程的查找表（ LUT， LookUp Table）構(gòu)成的， LUT 本質(zhì)上就是一個 RAM。 解： 八中取一譯碼器BAiS iC0m1m2m3m4m5m6m7m0C 圖 第 9 章 可編程邏輯器件及 Verilog 語言 【 91】簡述 CPLD 與 FPGA 的結(jié)構(gòu)特點？ 解： CPLD 采用了與或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式；而 FPGA 的電路結(jié)構(gòu)由若干獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。 解 ： 圖 【 84】由一個三位二進(jìn)制加法計數(shù)器和一個 ROM 構(gòu)成的電路如圖 (a)所示 1．寫出輸出 F F2 和 F3 的表達(dá)式； 2．畫出 CP 作用下 F F2 和 F3 的 波形（計數(shù)器的初態(tài)為” 0“） 【 82】圖 是 16 4 位 ROM， A3A2A1A0 為地址輸入， D3D2D1D0 為數(shù)據(jù)輸出，試分別寫出D D D1 和 D0 的邏輯表達(dá)式。 6． 動態(tài)，需要；靜態(tài)，不需要 。 4． 213 8。 2． ROM， RAM。 7. FIFO 的中文含義是 。 5． DRAM 速度 SRAM，集成度 SRAM。按照工作方式的不同進(jìn)行分類， ROM 可分為 、 和 三種。 2．半導(dǎo)體存儲器按功能分有 和 兩種。磁芯存儲器利用 來存儲數(shù)據(jù)；而半導(dǎo)體存儲器利用 來存儲數(shù)據(jù)。不同的 [MN]即可改變圖 所示電路的計數(shù)進(jìn)制，具體見下表。試問當(dāng) MN 為各種不同取值時，可組成幾種不同進(jìn)制的計數(shù)器？簡述理由。其中 74LS138 為 3 線 /8 線譯碼器，當(dāng) S1=1且 032 ??SS 時，進(jìn)行譯碼操作，即當(dāng) A2A1A0 從 000 到 111 變化時， 71~YY 依次被選中而輸出低電平。 CQDQAB7 4 L S 9 3C PAC PBPCR0( 1 )R0( 2 )CQDQAB7 4 L S 9 0C PAC PBPCR0( 1 )R0( 2 )S0( 1 )S0( 2 ) (a) (b) QDQCQBQAC PBC PAR0 ( 1 )R0 ( 2 )7 4 L S 9 3C PQDQCQBQAC PBC PAR0 ( 1 )R0 ( 2 )7 4 L S 9 3 (c) 圖 解 ： 圖 (a)，狀態(tài)轉(zhuǎn)換順序 [QDQCQB]=0?1?2?0，是 3 進(jìn)制計數(shù)器； 圖 (b)，狀態(tài)轉(zhuǎn)換順序 [QDQCQB]=0?1?2?3?0，是 4 進(jìn)制計數(shù)器； 圖 (c)，是 37 進(jìn)制計數(shù)器。 解 ：答案略。 2. 按 QaQdQcQb 順序電路給出的是什么編碼？ 3. 按 QdQcQbQa 順序電路給出的編碼又是什么樣的？ CQDQAB7 4 L S 9 0C PAC PBPCR0( 1 )R0( 2 )S0( 1 )S0( 2 ) 圖 解 ： 1 狀態(tài)轉(zhuǎn)換圖為 0 0 0 1 0 0 1 0 0 0 1 10 1 0 00 0 0 01 1 0 0 1 0 1 1 1 0 1 00 0 0 1 1 0 0 0 2 按 QaQdQcQb 順序電路給出的是 5421 碼 。 移 位 寄 存 器C PABD6Q1DS RC PQ1 J1 KC 1 (a) (b) 圖 解 ：波形圖如圖 (b)所示。 1 DC 11 DC 11 DC 11 DC 1Q3Q2Q1Q0C P 【 76】在 圖 (a)所示電路中，由 D 觸發(fā)器構(gòu)成的六位移位寄存器輸出 Q6 Q5 Q4 Q3 Q2 Q1的初態(tài)為 010100，觸發(fā)器 FF 的初態(tài)為 0，串行輸入端 DSR=0。 電路可自啟動。n1Qn0Qn3Qn2Qn + 13Qn + 12Q1Q0Qn + 1n + 1 n+1 n n3 1 0Q Q Q? ； n+1 n23? ； n+1 n12? ； n+1 n01? (2) 由狀態(tài)方程寫驅(qū)動方程。 180。180。 180。180。 180。180。 180。180。 180。180。 180。 180。 180。1 1 1 0 0 1 1 1180。 180。180。 180。 0 0 0 1 1 1 1 0010 0 0 11 0 0 0 0 0 0 00 0 1 11 1 0 0 180。要求：寫出求解步驟、畫出完整的狀態(tài)轉(zhuǎn)換圖。 CPQ0Q1Q20 1 24563707312564 【 75】 某移位寄存器型計數(shù)器的狀態(tài)轉(zhuǎn)換表如表 所示。 1 J1 KC 11 J1 KC 11 J1 KC 1C PF F 1F F 2F F 0C PQ 0Q 2Q 1 (a) (b) 圖 解 ： 由 FF1 和 FF0 構(gòu)成的是三進(jìn)制加法計數(shù)器（過程從略） 整個電路為六進(jìn)制計數(shù)器。 1. 試分析由 FF1 和 FF0 構(gòu)成 的是幾進(jìn)制計數(shù)器； 2. 說明整個電路為幾進(jìn)制計數(shù)器。 0 1 25 3746圖 7 . 2 ( b ) 表 7 . 2 狀 態(tài) 轉(zhuǎn) 換 表 C P nanbcQ 0 0 0 0