【正文】 【122】 利用所學電子技術基礎知識設計一個有實際應用背景的電子電路，寫出設計報告。【117】 ，畫出輸出電壓Uo的波形。試問：1．若被檢測信號的最大值為，要能分辨出輸入電壓的變化小于等于2mV，則應選擇多少位的A/D轉(zhuǎn)換器？2．已知時鐘脈沖CP的頻率為32kHz，若要求采樣時間T1＝31ms，則計數(shù)器應預置的初值為多少？3． 若輸入電壓大于參考電壓，即，則轉(zhuǎn)換過程中會出現(xiàn)什么現(xiàn)象？ 解：1．10位。 2．A/D轉(zhuǎn)換器的輸出為01001111。 2. 若時鐘頻率fCP=200kHz，則采樣時間T1=2155= 3. RC=【115】有一個逐次逼近型8位A/D轉(zhuǎn)換器，若時鐘頻率為250kHZ。【114】雙積分型A/，請簡述其工作原理并回答下列問題：1．若被檢測電壓UI(max)=2V，則二進制計數(shù)器的容量應大于多少？需用多少位二進制計數(shù)器？2．若時鐘頻率fCP=200kHz，則采樣時間T1=?3．若fCP=200kHz，UIVREF=2V，欲使積分器輸出電壓UO的最大值為5V，積分時間常數(shù)RC應為多少。同時uI亦增加，若uIuO，繼續(xù)計數(shù)，反之停止計數(shù)。若要使電路正常工作，對輸出信號有何限制？ 解： 首先將二進制計數(shù)器清零，使uO=0?！?13】，D/A轉(zhuǎn)換器，電壓比較器和控制門組成的數(shù)字式峰值采樣電路。 5． 雙積分型， 逐次逼近型。 3． 20kHz， 。解： 1． 40mV ， 。4．衡量A/D轉(zhuǎn)換器性能的兩個主要指標是 和 。3．已知被轉(zhuǎn)換信號的上限頻率為10kHZ，則A/D轉(zhuǎn)換器的采樣頻率應高于 。若輸入為10001000，則輸出電壓為 。在圖中給定的參數(shù)下，計算延遲時間td和揚聲器發(fā)出聲音的頻率。【107】 ，當開關S斷開后，經(jīng)過一定的延遲時間td后揚聲器開始發(fā)出聲音。1. 計算門鈴鳴響頻率；2. 在電源電壓VCC不變的條件下，要使門鈴的鳴響時間延長，可改變電路中哪個元件的參數(shù)？3. 電路中電容C2和C3具有什么作用？解：1. 已知555定時器構(gòu)成多諧振蕩器，門鈴振蕩頻率為2. R3和C4構(gòu)成放電回路，使兩個參數(shù)增大，可延長放電時間常數(shù)。 4. 7腳，在 7腳與電源間接上拉電阻。2. (c)所示?！?.....…(3分)(b)【105】（a）所示。 (a) (b) 解：1. 該電路為555定時器構(gòu)成的施密特觸發(fā)器。回答下列問題：1. 說明由555定時器構(gòu)成的電路名稱。，要求暫穩(wěn)態(tài)維持時間tw不變，應采取什么措施？ (a) （b）解：工作原理（略）； 暫穩(wěn)態(tài)維持時間tw==10ms； uc和uo的波形如下圖：4若ui的低電平維持時間為15ms，要求暫穩(wěn)態(tài)維持時間tw不變，可加入微分電路【103】（a）為由555定時器和D觸發(fā)器構(gòu)成的電路，請問：1．555定時器構(gòu)成的是那種脈沖電路？2．（b）中畫出uc、u0u02的波形；3．計算u01和u02的頻率。109=【102】（a）是由555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路。103180。 解：根據(jù)圖中所給參數(shù)，暫穩(wěn)態(tài)時間tw tw==180。(a)，(b)。b000。b111。 839。b01000000: A=339。b101。 839。b00010000: A=339。b110。 839。b00000100: A=339。b100。 839。b00000001: A=339。wire [7:0] temp=Y。input [7:0] Y。module bianma(Y,A)。(a)，(b)。b11111111。b10000000。 439。b0111 : Y=839。b00100000。 439。b0011 : Y=839。b00001000。 439。b0101 : Y=839。b00000010。 439。b0001 : Y=839。wire [3:0] temp={A,EN}。input EN。output [7:0] Y。endendmodule【95】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進行仿真。else if (load) out = data。always (posedge clk)beginif (!reset) out = 839。input load,clk,reset。output[7:0] out。endendmodule解：Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。else if (load) out = data。always (posedge clk)beginif (!reset) out = 839。input load,clk,reset。output[7:0] out?！?4】Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真?！?3】，請指出電路的功能。第三步，進行正確的連線。CPLD是基于乘積項的可編程結(jié)構(gòu)，而在FPGA中，其基本邏輯單元LE是由可編程的查找表（LUT，LookUp Table）構(gòu)成的， LUT本質(zhì)上就是一個RAM。解： 第9章 可編程邏輯器件及Verilog語言【91】簡述CPLD與FPGA的結(jié)構(gòu)特點？解：CPLD采用了與或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式；而FPGA的電路結(jié)構(gòu)由若干獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。 解： 【83】用164位ROM做成兩個兩位二進制數(shù)相乘（A1A0B1B0）的運算器，列出真值表，畫出存儲矩陣的陣列圖。7．先進先出數(shù)據(jù)存儲器。 5．低于，高于。 3．地址譯碼器，存儲矩陣，固定內(nèi)容的ROM 、 PROM，EPROM三種。解：1．正負剩磁，器件的開關狀態(tài)，大，快。6．DRAM是 RAM，工作時（需要，不需要） 刷新電路；SRAM是 RAM，工作時（需要，不需要） 刷新電路。4．某EPROM有8條數(shù)據(jù)線，13條地址線，則存儲容量為 。3．ROM主要由 和 兩部分組成。兩者相比，前者一般容量較 ；而后者具有速度 的特點。M N進制0 0八0 1九1 0十四1 1十五第8章 存儲器【81】 填空1．按構(gòu)成材料的不同，存儲器可分為磁芯和半導體存儲器兩種。解：4個JK觸發(fā)器構(gòu)成二進制加法計數(shù)器，當計數(shù)到 [Q4Q3Q2Q1]=10000時，74LS138滿足使能條件，對[Q3Q2Q1]的狀態(tài)進行譯碼，譯碼器的輸出Y經(jīng)過4選1數(shù)據(jù)選擇器74LS153，在[MN]的控制下，被選中的Y信號，以低電平的形式對計數(shù)器清零。74LS153為四選一數(shù)據(jù)選擇器?！?11】。3174。1174。2174。 (a) (b)